多路同步串口的FPGA傳輸實(shí)現(xiàn)

　　DSP同步串口傳輸時(shí)序如圖2所示，當(dāng)frame為1時(shí)，串行數(shù)據(jù)有效，當(dāng)frame為0時(shí)，一幀數(shù)據(jù)傳輸結(jié)束。本例中DSP傳輸?shù)囊粠瑪?shù)據(jù)為32bit。

　　FPGA內(nèi)部采用異步FIFO解決DSP時(shí)鐘頻率和FPGA時(shí)鐘頻率不匹配的問(wèn)題，寫時(shí)鐘由DSP輸出的同步時(shí)鐘信號(hào)提供，時(shí)鐘頻率為60MHz;讀時(shí)鐘由FPGA的鎖相環(huán)PLL時(shí)鐘提供，PLL輸出時(shí)鐘頻率為100MHz。

　　接收模塊

　　由于DSP的8個(gè)同步串口同時(shí)寫入，F(xiàn)PGA數(shù)據(jù)接收模塊一共有8個(gè)，每個(gè)模塊接收到的數(shù)據(jù)都存放在一個(gè)特定的FIFO中，將其稱之為R_FIFO。

　　DSP輸出信號(hào)為frame，clk，data，F(xiàn)PGA以DSP同步串口的輸出時(shí)鐘clk作為采集數(shù)據(jù)的時(shí)鐘。系統(tǒng)上電結(jié)束后，F(xiàn)PGA等待ARM發(fā)送接收允許指令，接收允許后，F(xiàn)PGA就可以開(kāi)始接收數(shù)據(jù)。

　　當(dāng)frame信號(hào)為高，F(xiàn)PGA即開(kāi)始接收從DSP發(fā)送的串行數(shù)據(jù)，在每個(gè)dsp_clk的上升沿讀取一個(gè)bit的數(shù)據(jù)，之后將數(shù)據(jù)轉(zhuǎn)入移位寄存器中。FPGA引入一個(gè)模塊，時(shí)刻監(jiān)測(cè)frame的下降沿，當(dāng)frame下降時(shí)，即表示一個(gè)字的數(shù)據(jù)發(fā)送完畢，移位寄存器的數(shù)據(jù)放入R_FIFO的數(shù)據(jù)輸入口，將R_FIFO的寫使能置高，向R_FIFO發(fā)出寫入請(qǐng)求，寫入此時(shí)的數(shù)據(jù)至R_FIFO中，依次循環(huán)。當(dāng)R_FIFO中的數(shù)據(jù)個(gè)數(shù)不為0時(shí)，即向FPGA的發(fā)送模塊發(fā)送請(qǐng)求。

　　發(fā)送模塊

　　接收模塊接收到DSP同步串口數(shù)據(jù)后，即通過(guò)reg與answer信號(hào)與FPGA數(shù)據(jù)發(fā)送模塊之間進(jìn)行數(shù)據(jù)傳輸，如圖3所示。