用PLD簡化邊界掃描測試

　　解決特殊要求

　　在掃描鏈中的一些器件通常有特殊的要求。例如，一塊電路板上可能同時擁有ASIC / ASSP器件和可編程邏輯器件。ASIC / ASSP器件只能夠工作在一個模式，要么是主模式，要么是從模式。通常根據(jù)對JTAG主方的用戶輸入，需要邊界掃描控制器從一種模式切換到其他的模式。同樣，往往通過JTAG接口對可編程邏輯器件進(jìn)行配置，有可能需要實現(xiàn)自定義邏輯，對兩個不同的JTAG主方進(jìn)行選擇，一個用于測試，而另外一個用于對可編程邏輯器件進(jìn)行配置。有一些特殊要求的實例，根據(jù)個案情況必須采取不同的管理方法，而且往往需要額外的外部硬件。

　　針對邊界掃描控制的基于ASSP的解決方案

　　設(shè)計人員通常用ASSP來應(yīng)對以上所述的挑戰(zhàn)。 ASSP改進(jìn)了大型電路板上的故障檢測和隔離，不再把較長的掃描鏈路劃分成更小的鏈路。但是，仍然存在著許多與使用ASSP相關(guān)的問題：

　　ASSP不能去除使用電壓轉(zhuǎn)換器， ASSP有固定的電平，不支持較新的低電壓I / O接口。因此仍然需要電壓轉(zhuǎn)換器。

　　ASSP并不能去除需要緩沖， ASSP有固定的端口，這意味著在較大的子鏈路上仍然會觀察到偏移效應(yīng)。

　　自定義的單芯片解決方案并不可行 - ASSP需要額外的邏輯來解決特殊的要求。

　　ASSP需要大量的人工干預(yù)，這些解決方案中，設(shè)計人員必須改變電路板的跳線設(shè)置，添加或刪除子鏈路。因此需要大量的人工干預(yù)，以便進(jìn)行調(diào)試和生產(chǎn)測試。

　　針對邊界掃描控制的基于PLD的解決方案

　　現(xiàn)在很多設(shè)計人員在大的電路板上使用PLD實現(xiàn)邊界掃描控制。在一個典型的可編程邏輯器件的邊界掃描控制應(yīng)用中，設(shè)計人員在PLD中實現(xiàn)多邊界掃描端口連接器。將多個端口掃描連接在一起的關(guān)鍵是將一個長的掃描鏈路劃分成更小的子鏈鏈路。將長掃描鏈路劃分成更小的子鏈路，通過軟件控制添加或刪除子鏈路，這樣使得故障檢測和隔離更加容易。有特殊要求的器件可以放置到單獨的子鏈路，使復(fù)雜的系統(tǒng)變成簡單的測試。為了改進(jìn)測試時間，設(shè)計人員經(jīng)常將慢的器件放至單獨的子鏈路，針對較慢的和更快的子鏈路，使用不同的測試時鐘。

　　現(xiàn)代PLD擁有多個I/ O bank，可單獨配置以支持I/O工作在不同的電壓。例如，萊迪思半導(dǎo)體公司的MachXO PLD具有能夠放置LVCMOS輸入到任何I / O bank的功能，因此可以方便地通過可編程邏輯器件實現(xiàn)電壓轉(zhuǎn)換。

　　針對LVCMOS輸出，一些PLD提供能夠調(diào)整驅(qū)動強度的功能。設(shè)計人員利用這個功能來增加高扇出控制信號的驅(qū)動能力。通過將長的掃描鏈路分成較短的子鏈路，以及增加高扇出信號的驅(qū)動強度，設(shè)計人員去除了緩沖控制信號。這可以簡化電路板的布局，因為電路板設(shè)計人員不必構(gòu)建精確的偏移匹配網(wǎng)絡(luò)來分配高扇出信號。同樣，通過減少電壓轉(zhuǎn)換和連接要求，設(shè)計人員可以降低對電路板面積的要求，使得布線有更大的余地。

　　PLD用于邊界掃描控制的電路板通常包括FPGA。使用JTAG接口對FPGA進(jìn)行配置時，設(shè)計人員還在執(zhí)行邊界掃描控制的可編程邏輯器件中實現(xiàn)了復(fù)用器邏輯。這提供了一個更大的系統(tǒng)集成度。通過去除電壓轉(zhuǎn)換器、緩沖器和實現(xiàn)定制解決方案的額外邏輯，可編程邏輯器件提供比ASSP成本更低的解決方案。通過JTAG主方軟件，可控制添加和刪除子鏈路，因此減少了人工干預(yù)。

　　邊界掃描控制器的應(yīng)用

　　圖3展示了可編程邏輯器件用于邊界掃描控制應(yīng)用的實例。在這個例子中，萊迪思的MachXO – 640器件用來實現(xiàn)多邊界掃描端口連接器，在16個子鏈路中將142個器件連接在一起。該MachXO器件還實現(xiàn)了多路邏輯，可以在測試接口和配置接口之間進(jìn)行選擇。在同一個PLD中，其余的查找表被用來實現(xiàn)額外的用戶邏輯。