安森美半導(dǎo)體在下一代SoC中應(yīng)用高壓標(biāo)準(zhǔn)單元技術(shù)

　　有關(guān)高壓技術(shù)的顧慮

　　雖然高壓技術(shù)在系統(tǒng)性能方面提供明顯優(yōu)勢(shì)，但在選擇這條路線(xiàn)之前，必須顧及多方面的問(wèn)題。期望使用基于更小幾何尺寸高壓半導(dǎo)體工藝的專(zhuān)用集成電路(ASIC)的工程團(tuán)隊(duì)，應(yīng)當(dāng)首先考慮高壓工藝對(duì)其系統(tǒng)設(shè)計(jì)有效性會(huì)有的影響。

　　1.系統(tǒng)可靠性及工作壽命：至關(guān)重要的是，相關(guān)工程師完全清楚他們的系統(tǒng)處在高壓域內(nèi)的哪個(gè)時(shí)期。在此基礎(chǔ)上，就有可能評(píng)估利用更高電壓電平是否可行，或者更高電壓是否會(huì)大幅影響系統(tǒng)的長(zhǎng)期工作。

　　2.技術(shù)成本：雙極CMOS-DMOS(BCD)工藝的應(yīng)用成本非常高昂，因此未經(jīng)慎重考慮不應(yīng)采用這種工藝。應(yīng)當(dāng)事先恰當(dāng)分析提議的系統(tǒng)，因?yàn)橛锌赡艽嬖跐撛诘母m合及成本更低的方案用于這特殊任務(wù)。使用多裸片方法而不是嘗試將所有功能都集成到單片硅片上，可能會(huì)被證實(shí)更為適宜。

　　3.靜電放電(ESD)問(wèn)題：由于涉及高壓，就存在暴露在ESD下的內(nèi)在風(fēng)險(xiǎn)-高壓領(lǐng)域事實(shí)上就存在ESD風(fēng)險(xiǎn)。而且，很可能需要這些條件下的知識(shí)產(chǎn)權(quán)(IP)合格認(rèn)證，從而確保這IP不會(huì)被證實(shí)易受ESD損傷。

　　4.散熱：為了理解及減輕芯片產(chǎn)生的較高的熱量等級(jí)，明顯需要對(duì)器件的裸片及封裝進(jìn)行熱建模，并使用先進(jìn)的熱增強(qiáng)封裝技術(shù)。

　　5.劃分芯片的低壓與高壓部分：根據(jù)同一個(gè)硅襯底上存在的電壓電平，高壓隔離部分可能要求占用一定量的硅襯底面積。要將空間浪費(fèi)減至最小，恰當(dāng)?shù)貙?duì)不同電壓域的電路進(jìn)行布局規(guī)劃(floor-planning)至關(guān)重要。

　　6.閂鎖問(wèn)題：有較大的驅(qū)動(dòng)器工作時(shí)，根據(jù)負(fù)載情況，這類(lèi)系統(tǒng)中可能經(jīng)常有大量過(guò)沖及振鈴問(wèn)題。必須著力保護(hù)芯片上的這薄門(mén)氧化物，使工作壽命不縮短。

　　7.安全工作區(qū)(SOA)建模：設(shè)計(jì)人員在創(chuàng)建高壓模擬電路時(shí)，需要知道晶體管在什么時(shí)候面臨擊穿點(diǎn)的壓力。有鑒于此，晶體管模型中包含在仿真期間會(huì)提醒設(shè)計(jì)人員從而降低風(fēng)險(xiǎn)的標(biāo)記(flag)至關(guān)重要。

　　8.帶寬問(wèn)題：由于涉及大的電容性負(fù)載以及事實(shí)上更高頻的高壓芯片設(shè)計(jì)需要更薄的門(mén)氧化物，系統(tǒng)中可能存在潛在的速度限制問(wèn)題。需要弄清楚這些限制對(duì)總體性能是否有不利影響。

　　9.溫度問(wèn)題。系統(tǒng)設(shè)計(jì)針對(duì)的是環(huán)境嚴(yán)格的應(yīng)用(如汽車(chē)、工業(yè)等)時(shí)，也需要通盤(pán)考慮溫度可能對(duì)系統(tǒng)性能的影響。

　　10.理解設(shè)計(jì)的高壓要求：某些時(shí)候，最佳方案并不是全集成方案，高壓元件事實(shí)上應(yīng)當(dāng)位于片外。理解設(shè)計(jì)的高壓要求，就使系統(tǒng)架構(gòu)師和他們的設(shè)計(jì)團(tuán)隊(duì)能夠作出恰當(dāng)?shù)臎Q策，能夠?yàn)榭蛻?hù)提供最佳的總體方案。