視頻分配器中提高信號完整性的方法

摘  要：本文通過對信號完整性問題產(chǎn)生機理的分析，提出了一系列的解決方案。針對一個小型的VGA分配器的設(shè)計，結(jié)合合理的仿真模型說明了確保良好信號完整性是高速電子系統(tǒng)實現(xiàn)的保證。

引言

　　處理高速電子系統(tǒng)的信號完整性問題一直是比較難于處理的,特別是越來越多的芯片的工作頻率超過了100 MHz,信號的邊沿越來越陡(已達(dá)到ps級) ,這些高速器件性能的提高更增加了系統(tǒng)設(shè)計的難度。同時,高速系統(tǒng)的體積不斷減小使得PCB板的密度迅速提高。信號完整性問題已經(jīng)成為新一代高速產(chǎn)品設(shè)計中越來越值得注意的問題。

信號完整性問題的產(chǎn)生

　　信號完整性(SI)是指信號在電路中以正確的時序和電壓作出響應(yīng)的能力。從廣義上講，信號完整性問題表現(xiàn)為反射、串?dāng)_、地彈和延遲等。

反射

　　反射現(xiàn)象的原因是信號傳輸線的兩端沒有適當(dāng)?shù)淖杩蛊ヅ洹Ｐ盘柟β实囊徊糠纸?jīng)傳輸線傳給了負(fù)載，另一部分則向源端反射。布線的幾何形狀、不適當(dāng)?shù)亩私?、?jīng)過連接器的傳輸及電源平面不連續(xù)等因素均會導(dǎo)致信號反射。

串?dāng)_

　　信號串?dāng)_是沒有電氣連接的信號線之間的感應(yīng)電壓和感應(yīng)電流產(chǎn)生的電磁耦合現(xiàn)象。這種耦合會使信號線起到天線的作用，其電容性耦合引發(fā)耦合電流，感性耦合引發(fā)耦合電壓，并且隨著時鐘速度的升高和設(shè)計尺寸的減小而加大。由于信號線上的交變信號電流通過時，會產(chǎn)生交變磁場，處于磁場中的其它信號線會感應(yīng)出信號電壓。在低頻段，導(dǎo)線間的耦合可以建立為耦合電容模型；在高頻段，可以建立為LC集中參數(shù)導(dǎo)線或傳輸線模型。另外，PCB板層的參數(shù)、信號線間距、驅(qū)動端和接收端的電氣特性以及信號線端接方式對串?dāng)_都有一定的影響。

地彈

　　主要是源于電源路徑以及ＩＣ封裝所造成的分布電感的存在。當(dāng)系統(tǒng)的速度愈快，同時轉(zhuǎn)換邏輯狀態(tài)的Ｉ／Ｏ引腳個數(shù)愈多時，會產(chǎn)生較大的瞬態(tài)電流，導(dǎo)致電源線上和地線上電壓波動和變化，這就是平時所說的接地反彈。接地反彈噪聲會造成系統(tǒng)的邏輯運作產(chǎn)生誤動作。

延遲

　　延遲是指信號在PCB板的導(dǎo)線上以有限的速度傳輸，信號從發(fā)送端到達(dá)接收端的傳輸延遲。信號的延遲會對系統(tǒng)的時序產(chǎn)生影響，在高速數(shù)字系統(tǒng)中，傳輸延遲主要取決于導(dǎo)線的長度和導(dǎo)線周圍介質(zhì)的介電常數(shù)。

確保信號完整性的方法

改善反射

　　反射是產(chǎn)生干擾的幾個重要來源之一。為改善因線路的阻抗不匹配而造成反射的現(xiàn)象，可以選擇采用布線拓?fù)浜徒K端匹配的辦法。

　　利用適當(dāng)?shù)牟季€拓?fù)浞▉砀纳品瓷洮F(xiàn)象，通常不需要增添額外的電子組件。常見的布線拓?fù)浞ㄓ?樹狀法、菊鏈法、星狀法和回路法，如圖１所示。其中樹狀法是最差的布線法，它所造成的反射量最大，易產(chǎn)生額外的負(fù)載效應(yīng)和振鈴現(xiàn)象；菊鏈法是比較好的布線法，適合于地址或數(shù)據(jù)總線以及并聯(lián)終端的布線；星狀法適合串聯(lián)終端的布線，但條件是輸出緩沖器(驅(qū)動器)必須是低輸出阻抗以及具有較高的驅(qū)動能量；回路法基本上與菊鏈法類似，但是回路法會耗費較多的回路面積，對于共模噪聲的免疫能力較差。

圖 1布線的拓?fù)浞绞?/P>

　　除了布線拓?fù)浞?，為克服反射現(xiàn)象的干擾，終端匹配是最有效的方法。傳輸線的特性阻抗一般是定值。對于ＣＭＯＳ電路而言，信號的驅(qū)動端的輸出阻抗比較小，而接收端的輸入阻抗比較大。可以在信號最后的接收端匹配一個電阻，這樣匹配和接收端并聯(lián)的結(jié)果就可以和傳輸線的特性阻抗相匹配了，信號的性能得到了比較好的改善。

解決串?dāng)_

　　電路設(shè)計中,通常感性串?dāng)_要比容性串?dāng)_大，所以可以重點考慮導(dǎo)體間的互感問題。兩導(dǎo)體間的感性串?dāng)_系數(shù)C可以通過下式得出:

　　其中, 常數(shù)K 取決于信號的建立時間和信號線的干擾長度(平行長度)，H 為信號線到平板地層的距離， D 為兩干擾線的中心的距離。K 值的計算十分復(fù)雜,但由于它總是小于1 ,所以串?dāng)_系數(shù)的最壞情況為：

　　由上面兩式可知,減小串?dāng)_的主要途徑有:盡可能得增大線間距離(增大D ) ,盡可能得將信號線靠近地層(減小H ) ,減小兩線的平行長度(減小K值) 。從實際的角度出發(fā),最可行的方法是增大線間距離。

圖2 視頻分配器結(jié)構(gòu)圖

圖3 理想傳輸線模型

抑制接地反彈

　　要抑制接地反彈的影響，首先是減少ＩＣ封裝的分布電感。其次，是采用分布電感較小的ＩＣ封裝技術(shù)，表面貼片式封裝通常比ＤＩＰ封裝的接地反彈低３０％。然后是降低印刷電路板端的分布電感量。由于電感與導(dǎo)體的長度成正比，與寬度成反比，所以在高速數(shù)字系統(tǒng)中容易出現(xiàn)反彈。可以在里層擺放一個或一個以上的接地層，且接地層面積寬廣，可以減少其地端回路的電感量。另外，電路設(shè)計時應(yīng)盡可能避免讓某個邏輯門驅(qū)動太多的負(fù)載。因為在數(shù)字電路中，若有多個并聯(lián)的邏輯裝置，總輸入電容是每個邏輯裝置的輸入電容之和。

視頻分配器信號完整性分析

　　當(dāng)把一路輸出視頻信號提供給多臺視頻設(shè)備使用時，就要考慮使用VGA視頻分配器。其實現(xiàn)方式主要有：晶體管放大驅(qū)動多路輸出和集成芯片視頻分配器兩種。由于前者電源電壓低，電路的動態(tài)范圍小，且高頻衰減較大，只能用在對這兩方面要求不高的場合。因此，為使所設(shè)計的分配器能夠?qū)崿F(xiàn)高保真?zhèn)鬏?，本文采用集成芯片作為視頻驅(qū)動。

　　采用15針VGA母插頭作為視頻信號輸入輸出接口，信號經(jīng)過VGA插頭后，分為行、場及R、G、B信號分別輸出。行、場信號經(jīng)過晶體管放大至輸出端，R、G、B信號經(jīng)集成芯片MAX4020視頻放大器驅(qū)動和終端濾波網(wǎng)絡(luò)濾波后送至輸出端，如圖2所示。

　　MAX4020是單位增益放大器，+5V電源驅(qū)動，輸出電流可達(dá)120mA。在VGA 分配器的設(shè)計中，信號完整性最突出的問題就是阻抗匹配。理想傳輸線L被內(nèi)阻為R0的數(shù)字信號驅(qū)動源Vs驅(qū)動，傳輸線的特性阻抗為Z0，負(fù)載阻抗為RL，如圖3所示。如果終端阻抗(B點)跟傳輸線阻抗(A點)不匹配，就會形成反射，反射回來的電壓幅值由負(fù)載反射系數(shù)ρL決定。ρL可由下式得出：

ρL=(RL-Z0)/(RL+Z0)

　　從終端反射回的電壓到達(dá)源端時，可再次反射回負(fù)載端，形成二次反射，此時反射電壓的幅值由源反射系數(shù)ρs決定，ρs可由下式得出：

ρs=(R0-Z0)/(R0+Z0)  

　　由上式可知，只要匹配電路的設(shè)計滿足源端阻抗R0等于傳輸線的特性阻抗Z0，或者負(fù)載阻抗RL等于傳輸線的特性阻抗Z0即可。

　　在實際的電路設(shè)計中一般都采用源端阻抗等于負(fù)載端阻抗的端接匹配方式 ，在負(fù)載端加入一下拉到地的電阻來實現(xiàn)匹配。由于系統(tǒng)負(fù)載阻抗為75Ω, 芯片輸出電阻為8Ω，因此，只要在源端串連一個67Ω的匹配電阻RTO即可。所插入的串行電阻阻值加上驅(qū)動源的輸出阻抗應(yīng)大于等于傳輸線阻抗(輕微過阻尼)。這種匹配方式使源端反射系數(shù)為零，從而抑制了從負(fù)載反射回來的信號。其優(yōu)點在于：每條線只需要一個端接電阻，無需與電源相連接，消耗功率小。實際調(diào)試中得到的圖像無重影、雪花，但稍有偏暗。　　原因是采用此端接方式，源端匹配電阻在輸出電路中分壓，從而導(dǎo)致圖像顯示偏暗。

　　對電路做如圖4所示的配置：在反饋端加一個接地電阻RG，從而放大電路的驅(qū)動電壓。設(shè)計當(dāng)中要注意反饋電阻RF和輸入電阻RG的阻值選擇要符合系統(tǒng)配置。阻值過大會增加電壓噪聲，影響放大器的輸入容量，從而產(chǎn)生不必要的零極點，降低帶寬甚至產(chǎn)生振蕩。調(diào)試結(jié)果：圖像顯示與輸入相同?！　?/P>

仿真分析

　　在現(xiàn)代高速電路設(shè)計中，仿真分析工具能夠給設(shè)計者反饋準(zhǔn)確、直觀的設(shè)計結(jié)果，便于提早發(fā)現(xiàn)隱患，及時修改，縮短設(shè)計時間，降低設(shè)計成本。

圖4 MAX4020配置原理圖

圖5 Hyperlynx仿真結(jié)果

　　BoardSim是HyperLynx公司開發(fā)的仿真工具。BoardSim用于布線以后快速地分析設(shè)計中的信號完整性、電磁兼容性和串?dāng)_問題，生成串?dāng)_強度報告，區(qū)分并解決串?dāng)_問題。電路在沒有進(jìn)行阻抗匹配以及進(jìn)行阻抗匹配后的仿真結(jié)果如圖5所示。可以看到，沒有進(jìn)行阻抗匹配的電路示波器中接收端的電壓波形有很大的過沖和下沖，這樣在接收端IC 每個周期將會收到一個非常陡的時鐘信號，而且這樣的波形將會引起很強的電磁輻射。而進(jìn)行匹配的電路經(jīng)仿真發(fā)現(xiàn)信號完整性問題得到了很好的解決。

結(jié)語

　　本文分析了高速電路設(shè)計中的信號完整性問題，提出了改善信號完整性的一些措施，并結(jié)合一個VGA視頻分配器系統(tǒng)的設(shè)計過程，具體分析了改善信號完整性的方法。實踐證明，正確的電路設(shè)計結(jié)合合理的建模仿真是解決高速系統(tǒng)設(shè)計中信號完整性問題的有效措施?！?BR>