如何應(yīng)用AndesCore EDM安全訪問機(jī)制

EDM安全存取是AndesCoreTM內(nèi)建的功能(option)，應(yīng)用在安全存取的控管。EDM安全存取有二種的控管方式:debug access indication和EDM access restriction。第一種控管方式(debug access indication)提供了一個sideband signal用于指示從調(diào)試器(Debug host)的請求。第二種控管方式， 控制AndesCoreTM的input port(edm_restrict_access )達(dá)到EDM存取的限制。更詳細(xì)的內(nèi)容在后續(xù)章節(jié)會有更深入的介紹。

1. EDM功能介紹

一個debug system包含一個debug host和一個target system。EDM主要的功能就是translate debug host發(fā)出的TAP指令來存取系統(tǒng)memory或是CPU。下圖為基本的debug系統(tǒng)方塊圖。

圖表1 基本的debug系統(tǒng)方塊圖

下圖說明TAP 指令的種類

圖表2 TAP 指令的種類

1. 控制EDM存取的限制

使用EDM的訪問方式會被一個sideband signal (edm_restrict_access) 所影響。當(dāng)這個signal值是high，僅僅只能對EDM MISC registers做讀取的動作。而想要存取CPU/System Bus/Local Memory的動作將會被封鎖住并且會得到下面的結(jié)果：

Ø 讀為零寫忽略

Ø 不正確的JTAG instruction(JTAG ICE debugger會timeout)

下圖說明EDM限制存取方塊圖。

圖表3 EDM限制存取方塊圖

在啟用存取限制功能后，下圖說明出每個TAP指令的行為。

圖表4 在啟用存取限制功能后，下圖說明出每個TAP指令的行為

如何實現(xiàn)EDM存取限制，在系統(tǒng)設(shè)計上有很多種實現(xiàn)方法，以控制edm restrict access的signal。兩種基本的設(shè)計方案說明如下：

Ø eFUSE方式使用Chip重新編程管理控制

Ø SOC方式使用軟件管理控制

hardware實現(xiàn)控制edm_restrict_access的示意圖如下：

圖表5 hardware實現(xiàn)控制edm_restrict_access的示意圖

software實現(xiàn)控制edm_restrict_access的例子如下：

• sethi $r2,#0x80000

• ori $r2,$r2,#0x8c

• sethi $r3,#0x04030

• ori $r3,$r3,#0x201

• swi $r3,[$r2+#0]

1. EDM 存取指示

AndesCoreTM增加一個額外的sideband signal，xdebug_access(active-high)，根據(jù)此sideband signal來決定request的host是否為EDM。而device就能根據(jù)此sideband signal決定是否要把request的data內(nèi)容傳回到host。

sideband signal的名稱根據(jù)bus interface的類型而有所不同。對于AndesCoreTM處理器，基本的信號名稱如下所示：

• AHB/AHB-Lite => hdebug_access

• APB => pdebug_access

• EILM => eilm_debug_access

• EDLM => edlm_debug_access

3.1.debug存取識別信號控制

當(dāng)debug exception發(fā)生后，CPU將進(jìn)入debug mode。然后CPU將會留在debug access mode直到CPU執(zhí)行到IRET instruction并且trusted_debug_exit 是處于high后CPU將離開debug access mode，反之trusted_debug_exit如果是low，CPU將會保留在debug access mode。

實現(xiàn)控制trusted_debug_exit信號，有二種可供選擇的方式如下：

• trusted_debug_exit信號總是給high

增加一個權(quán)限管理邏輯去控制trusted_debug_exit信號是high或是low權(quán)限管理邏輯方塊圖如下所示:

圖表6 權(quán)限管理邏輯方塊圖

如何控制trusted_debug_exit信號時序圖如下所示:

圖表7 如何控制trusted_debug_exit信號時序圖

如下例子說明了如何產(chǎn)生trusted_debug_exit控制信號的verilog code：

v The code example (Verilog) of trusted_debug_exit generation is described below:

v //

v //--- Utilize passcode to generate trusted_debug_exit in AHB Bus Controller

v //* assume zero-wait-state AHB access

v …

v parameter AUTH_CODE = 32’h0a0b0c0d;

v ...

v always @(posedge hclk or negedge hreset_n) begin

v if (!hreset_n) begin

v passcode_reg = 32'd0;

v end

v else if (passcode_wen) begin //debugger enters passcode through debug access

v passcode_reg = hwdata[31:0];

v end

v end

v …

v //validate passcode to generate trusted_debug_exit