Xilinx FPGA的嵌入式系統(tǒng)開(kāi)發(fā)過(guò)程
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3．2 系統(tǒng)的軟件設(shè)計(jì)
智能無(wú)線電監(jiān)測(cè)管控系統(tǒng)的嵌入式軟件包括嵌入式操作系統(tǒng)和網(wǎng)絡(luò)應(yīng)用程序。EDK集成了軟件平臺(tái)產(chǎn)生器、軟件編譯器和軟件調(diào)試等工具，因此，軟件設(shè)計(jì)也在EDK中進(jìn)行。
嵌入式操作系統(tǒng)是嵌入式軟件技術(shù)的核心，介于嵌入式系統(tǒng)硬件和應(yīng)用程序之間，負(fù)責(zé)調(diào)度并管理應(yīng)用程序，完成對(duì)嵌入式系統(tǒng)硬件的控制和操作。嵌入式操作系統(tǒng)的選用主要考慮實(shí)時(shí)性、可靠性、功耗、可抑制性以及兼容性、軟件開(kāi)發(fā)難易程度等因素，本文選擇Xilinx公司提供的實(shí)時(shí)操作系統(tǒng)Xilkernel來(lái)進(jìn)行軟件開(kāi)發(fā)。
嵌入式系統(tǒng)應(yīng)用軟件主要是接收客戶端指令和發(fā)送數(shù)據(jù)給客戶端，通信方式為T(mén)CP／IP的網(wǎng)絡(luò)數(shù)據(jù)通信協(xié)議，網(wǎng)絡(luò)通信應(yīng)用程序采用順序執(zhí)行的結(jié)構(gòu)方式。為了能夠響應(yīng)外圍設(shè)備的中斷請(qǐng)求，在程序中為多個(gè)外圍設(shè)備提供了相應(yīng)的中斷服務(wù)程序。網(wǎng)絡(luò)應(yīng)用程序軟件流程圖如圖4所示。本文引用地址：http://m.butianyuan.cn/article/148224.htm
3．3 實(shí)驗(yàn)結(jié)果
系統(tǒng)使用ARONE接收機(jī)監(jiān)測(cè)無(wú)線電信號(hào)，中頻輸出為10．7 MHz，A／D采集卡將采集的數(shù)據(jù)送入FPGA中，FPGA處理后將數(shù)據(jù)通過(guò)網(wǎng)絡(luò)傳輸?shù)絇C機(jī)中，在PC機(jī)上開(kāi)發(fā)網(wǎng)絡(luò)客戶端程序，對(duì)偵察的信號(hào)進(jìn)行分析、記錄、存儲(chǔ)等操作。使用信號(hào)線將ARONE通信接收機(jī)輸出端與A／D轉(zhuǎn)換模塊相連，A／D轉(zhuǎn)換模塊使用美國(guó)模擬器件公司的A／D轉(zhuǎn)換器AD9460。在偵察接收機(jī)受控工作時(shí)，使用串口線將圖3所示硬件系統(tǒng)與ARONE通信接收機(jī)串口輸入相連；在偵察接收機(jī)自主工作和系統(tǒng)調(diào)試時(shí)，使用串口線將圖3所示硬件系統(tǒng)與PC機(jī)相連，在超級(jí)終端中觀看系統(tǒng)運(yùn)行狀態(tài)。將信號(hào)源與ARONE通信接收機(jī)信號(hào)輸入端相連。將軟硬件聯(lián)合編譯生成的bit文件下載到FPGA開(kāi)發(fā)板上，在PC機(jī)上使用系統(tǒng)監(jiān)測(cè)軟件進(jìn)行監(jiān)測(cè)。圖5是中頻信號(hào)分析圖，可得到信號(hào)電平大小、頻率、帶寬等信息；圖6是頻段掃描的頻譜數(shù)據(jù)顯示，在選定的頻率范圍內(nèi)循環(huán)掃描，得到所有信號(hào)的電平、頻率等信息。實(shí)驗(yàn)結(jié)果表明；通過(guò)合理規(guī)劃FPGA資源和任務(wù)需要，在一塊FPGA中實(shí)現(xiàn)了信號(hào)處理、接口與控制、網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)娜蝿?wù)，能夠很好地滿足實(shí)際工程需要。
結(jié)語(yǔ)
本文介紹了一種基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)，利用此嵌入式系統(tǒng)實(shí)現(xiàn)了某智能無(wú)線電監(jiān)測(cè)管控系統(tǒng)信號(hào)的采集、處理、傳輸?shù)裙δ?。同時(shí)，基于FPGA IP核的設(shè)計(jì)，使各功能部件集中在FPGA芯片上，滿足了系統(tǒng)對(duì)體積、成本、功耗和靈活性的要求。
評(píng)論