高速DSP系統(tǒng)的電路板級電磁兼容性分析與設(shè)計

　　通常地層上的隔縫不是在分地時、有意識地加上的，有時隔縫是因為板上的過孔過于接近而產(chǎn)生的，因此在PCB設(shè)計中應(yīng)盡量避免該種情況發(fā)生。

　　電源線的布置要和地線結(jié)合起來考慮，以便構(gòu)成特性阻抗盡可能小的供電線路。為了減小供電用線的特性阻抗，電源線和地線應(yīng)該盡可能的粗，并且相互靠近，使供電回路面積減到最小，而且不同的供電環(huán)路不要相互重疊。在集成芯片的電源腳和地腳之間要加高頻去耦電容，容量為O.01～O.1μF，而且為了進一步提高電源的去耦濾波的低頻特性，在電源引入端要加上1個高頻去耦電容和1個1～10μF的低頻濾波電容。

　　在多層電路板中，電源層和地層要放置在相鄰的層中，從而在整個電路板上產(chǎn)生一個大的PCB電容消除噪聲。速度最快的關(guān)鍵信號和集成芯片應(yīng)當布放在臨近地層一邊，非關(guān)鍵信號則布放在靠近電源層一邊。因為地層本身就是用來吸收和消除噪聲的，其本身幾乎是沒有噪聲的。

　　2.3 信號線的布置

　　不相容的信號線之間能產(chǎn)生耦合干擾，所以在信號線的布置上要把它們隔離，隔離時采取的措施有：

　　(1)不相容信號線應(yīng)相互遠離，不要平行，分布在不同層上的信號線走向應(yīng)相互垂直，這樣可以減少線間的電場和磁場耦合干擾;

　　(2)高速信號線特別是時鐘線要盡可能的短，必要時可在高速信號線兩邊加隔離地線;

　　(3)信號線的布置最好根據(jù)信號流向順序安排，一個電路的輸入信號線不要再折回輸入信號線區(qū)域，因為輸入線與輸出線通常是不相容的。

　　當高速數(shù)字信號的傳輸延時時間Td>Tr(Tr為信號的脈沖上升時間)時，應(yīng)考慮阻抗匹配問題。因為錯誤的終端阻抗匹配將會引起信號反饋和阻尼振蕩。通常線路終端阻抗匹配的方法有串聯(lián)源端接法、并聯(lián)端接法、RC端接法、Thevenin端接法4種。

　　(1)串聯(lián)源端接法

　　圖3為串聯(lián)源端接電路。

　　源端阻抗Zs和分布在傳輸線上的阻抗Zo之間，加上源端接電阻Rs，用來完成阻抗匹配，Rs還能吸收負載的反饋。這里的Rs必須離源端盡可能的近，理論上應(yīng)為Rs=Zo-Zs中的實數(shù)值。一般Rs取15～75Ω。

　　(2)并聯(lián)端接法

　　圖4為并聯(lián)端接電路。附加1個并聯(lián)端電阻Rp，這樣Rp與ZL并聯(lián)后就與Zo相匹配。這個方法需要源驅(qū)動電路來驅(qū)動一個較高的電流，能耗很高，所以在功耗小的系統(tǒng)中不適用。

　　(3)RC端接法

　　圖5為RC端接電路。該方法類似于并聯(lián)端接電路，但引入了電容C1，此時R用于提供匹配Zo的阻抗。C1為R提供驅(qū)動電流并過濾掉從傳輸線到地的射頻能量。因此與并聯(lián)端接方法相比，RC端接電路需要的源驅(qū)動電流更少。R和C1的值由Zo，Tpd(環(huán)路傳輸延遲)和終端負載電容值Cd決定。時間為常數(shù)，RC=3Tpd，其中R∥ZL=Zo，C=C1∥Cd。

　　(4)Thevenin端接法

　　圖6為Thevenin端接電路。該電路由上拉電阻R1和下拉電阻R2組成，這樣就使邏輯高和邏輯低與目標負載相符。其中，R1和R2的值由R1∥R2=Zo決定，R1+R2+ZL的值要保證最大電流不能超過驅(qū)動電路容量。

　　3 結(jié)語

　　本文通過對電子產(chǎn)品電磁環(huán)境的分析，確定高速DSP系統(tǒng)中產(chǎn)生干擾的主要原因，并針對這些原因，通過對高速DSP系統(tǒng)的多層板布局、器件布局以及PCB布線等方面進行分析，給出有效降低DSP系統(tǒng)的干擾、提高電磁兼容性能的措施。從設(shè)計層次保證了高速DSP系統(tǒng)的有效性和可靠性。合理布局設(shè)計，減少噪聲，降低干擾，避開不必要的失誤，對系統(tǒng)性能的發(fā)揮起到不可低估的作用。