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采用VHDL和發(fā)接復(fù)用器的SDH系統(tǒng)設(shè)計及FPGA仿真

作者: 時間:2012-06-08 來源:網(wǎng)絡(luò) 收藏

 如圖3所示,送來的10M二進制的一幀數(shù)據(jù)(DATAIN)為“1100010001(幀頭)1111111111,1111111111,1111111111,11111111,1000000001 (幀尾)”。把分接為7路2M的數(shù)據(jù)如下:

本文引用地址:http://m.butianyuan.cn/article/148917.htm

  ROUT0:0,0111111110(插入的SYNC)1011111,0(每7bit固定插入‘0’)10,111…(空閑碼)

  ROUT1:0,0111111110(插入的SYNC)1011111,0(每7bit固定插入‘0’)10,111…(空閑碼)

  ROUT2:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)10,111…(空閑碼)

  ROUT3:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)10,111…(空閑碼)

  ROUT4:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)00,111…(空閑碼)

  ROUT5:0,0111111110(插入的SYNC)1111111,0(每7bit固定插入‘0’)01,111…(空閑碼)

  ROUT6:0,0111111110(插入的SYNC)0111111,0(每7bit固定插入‘0’)0,1111…(空閑碼)

  這樣,從波形可知電路完成了每幀二進制10M數(shù)據(jù)分接為7路2M數(shù)據(jù)時在每路2M數(shù)據(jù)中插入SYNC(0111111110)、每7bit固定插入‘0’以及在10M數(shù)據(jù)每幀分接完后插入全1空閑碼的操作。

  (3)接收頂層建模的端口描述

  Library IEEE;

  Use IEEE.std_logic_1164.all; --引用庫說明;

  Entity RCV_TOP is

  Port (RESET:IN STD_LOGIC; --system reset signal;

  XCLK : IN STD_LOGIC: --14.336MHz input high clock;

  CLKIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input clock;

  DATAIN:IN STD_LOGIC_VECTOR(6 DOWNTO 0); --2.048MHz 7 rout input data;

  CLK_OUT:OUT STD-LOGIC; --12.544MHz output clock;

  DATAOUT:OUT STD_LOGIC; --12.544MHz output data;

  );

  end RCV_TOP;

  (4)接收頂層建模的波形

  

  如圖4所示。7路包含有SYNC(0111111110)及每7bit插入‘0’的兩幀2M數(shù)據(jù)通過接收被正確地復(fù)接為10M數(shù)據(jù)。HEAD_FLAG和END_FLAG分別為復(fù)接幀數(shù)據(jù)的幀頭幀尾指示信號。

  這時的7路數(shù)據(jù)相互之間的延遲不同,其中第DATAIN0延遲最大(8bit),通過系統(tǒng)仿真可以證明7路2M數(shù)據(jù)間的延遲差最大可到125bit,遠遠起過技術(shù)要求的1~6bit。這樣,從系統(tǒng)上確保了的可行性。

  3.2 狀態(tài)轉(zhuǎn)移圖方法

  為去除毛刺,本中的計數(shù)器全部格雷碼計數(shù)器。因為格雷碼計數(shù)器從前一個狀態(tài)到后一個狀態(tài)的變化同時只有一位矢量發(fā)生狀態(tài)反轉(zhuǎn)(如:對于一個 8位計數(shù)器它的計數(shù)狀態(tài)變化是:000→001→011→010→110→111→101→100),故對它譯碼時可以防止競爭冒險現(xiàn)象,從而消除了電路在譯碼時可能產(chǎn)生的刺。對于有大量狀態(tài)轉(zhuǎn)移的電路,狀態(tài)轉(zhuǎn)換圖輸入法方便、直觀;在FOUNDATION工具中,狀態(tài)圖輸入又可以轉(zhuǎn)化為語言,這又大大提高了電路設(shè)計的靈活性。

  4 功能仿真、后仿真和實現(xiàn)

  本設(shè)計自頂向下(top-down)的設(shè)計方法。但為確保設(shè)計的可行性,對于每一個子模塊都進行了功能仿真和后仿真。用foundation工具做功能仿真時,電路中沒有器件延時和線延遲,只能從電路的功能上驗證設(shè)計的正確性;而后仿零點能模擬實際電路中的器件延時和線延時,從而能進一步驗證設(shè)計在實際工作中的正確性。最后本設(shè)計在(Xilinx Spartan XCS30TQ144)實現(xiàn),其工作頻率可達到20MHz,并在系統(tǒng)的光纖環(huán)網(wǎng)上通過了測試。

  5 驗證及問題討論

  (1)FPGA驗證時的7路2M數(shù)據(jù)間的延遲差

  為了驗證7路數(shù)據(jù)在傳輸中有不同延時,分接依然能正常工作,就需要模擬出7路不同的延時來。有三種不同的實現(xiàn)方法來完成:·這7路不同的延時可以在FPGA內(nèi)中用不同的非門串起來實現(xiàn);

  ·可以采用74系列器件在FPGA外部完成不同延時的模擬;

  ·在FPGA內(nèi)部用不同級數(shù)的D觸發(fā)器來模擬7路不同的延時。

  在本設(shè)計中采用的是第三種。該方法的好處是易于控制不同路的延時,只要改變不同路中D觸發(fā)器的級數(shù)就可以改變7路不同的延時。

  (2)為提高分接的傳輸效率,可采用不固定插“0”法,例如HDLC中的插“0”法

  (3)可以通過在綜合時進一步加約束來提高分接的工作頻率。

  本文中的分接復(fù)用器為系統(tǒng)通信提供了靈活的速率選擇??筛鶕?jù)不同需要,以2Mbps為基數(shù)來配置各種數(shù)據(jù)速率。本設(shè)計中采用VHDL輸入法及狀態(tài)圖輸入法,大大縮短了設(shè)計周期,提高了設(shè)計的可靠性,并且大大增加了設(shè)計的可移值性。該設(shè)計的成功表明硬件描述高級語言(VHDL)是硬件設(shè)計的一種十分有效的手段。


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