基于FPGA協(xié)處理的無線子系統(tǒng)分析

子系統(tǒng)劃分選擇方案

FPGA可與DSP處理器一起使用，作為獨立的預處理器(有時是后處理器)器件，或者作為協(xié)處理器。在預處理架構(gòu)中，FPGA直接位于數(shù)據(jù)通路中負責信號預處理，預處理后的信號可以高效又經(jīng)濟地移交給DSP處理器進行速率較低的后續(xù)處理。

在協(xié)處理架構(gòu)中，FPGA與DSP并列而置，后者將特定算法函數(shù)卸載給FPGA，以便實現(xiàn)比單獨采用DSP處理器能達到的速度更高的處理速度。FPGA的處理結(jié)果傳回DSP，或者送至其他器件進一步進行處理、傳輸或存儲(圖1)。

選擇預處理、后處理還是協(xié)處理，常常取決于在處理器和FPGA之間移動數(shù)據(jù)所需的時序余量及其對整體延遲的影響。雖然協(xié)處理解決方案是設計人員最?？紤]的拓撲結(jié)構(gòu)(主要是因為DSP可以更直接地控制數(shù)據(jù)移交過程)，但這并不一定總是最佳的總體策略。

例如，最新的3G LTE規(guī)范將傳輸時間間隔(TTI)從HSDPA的2ms和WCDMA的10ms縮短到了1ms。這實質(zhì)上是要求從接收器一直到MAC層輸出之間的數(shù)據(jù)處理時間短于1,000?sec。

圖1：FPGA 用作預處理器和協(xié)處理器的解決方案

如圖2所示，在運行速度為3.125Gbps的DSP上使用SRIO端口(使用8b/10b編碼，Turbo解碼功能需要200比特的額外開銷)會造成230?sec的DSP到FPGA傳輸延遲(也就是說TTI時段中有將近四分之一僅用來傳輸數(shù)據(jù))。加之其他可預見的延遲，為滿足這些系統(tǒng)時序，當用戶為50個時，所需的Turbo編解碼器性能就是高達75.8Mbps。

圖2：協(xié)處理數(shù)據(jù)傳輸延遲問題的 LTE 示例

使用FPGA將Turbo編解碼器作為基本上獨立的后處理器來處理，不僅可消除DSP延遲，還能節(jié)省時間，因為不需要以高帶寬在DSP和FPGA之間傳輸數(shù)據(jù)。這樣做可將Turbo解碼器的吞吐量降至47Mbps，因而可選用更多比較經(jīng)濟的器件，并且可以減少系統(tǒng)功耗。

另一項考慮是在XilinxFPGA上是否使用軟嵌入式或硬嵌入式處理器IP來卸載某些系統(tǒng)處理任務，進而可能進一步減少成本、功耗和占用空間。有了如此大量的信號處理資源，就可以在DSP處理器、FPGA可配置邏輯塊(CLB)、嵌入式FPGA DSP模塊和FPGA嵌入式處理器之間更好地分配各種復雜功能(如基帶處理中的復雜功能)。Xilinx提供了兩種類型的嵌入式處理器：MicroBlaze軟核處理器(常用于系統(tǒng)控制)和性能更高的PowerPC硬核嵌入式處理器(用于更復雜的任務)。

FPGA嵌入式處理器提供的有利條件允許將所有非關(guān)鍵性操作都合并到在嵌入式處理器上運行的軟件中，從而盡量減少整體系統(tǒng)所需的硬件資源總量。

軟件和IP的重要性

關(guān)鍵問題是如何將這種潛在能力全部釋放出來。必須考慮需要用哪些軟件對問題的復雜性進行抽象以及可以使用哪些IP，應該考慮利用FPGA為關(guān)鍵部分提供最佳解決方案。