基于片內WISHBONE總線的高速緩存一致性實現(xiàn)

摘要：基于IP可重用的設計方法，利用WISHBONE總線協(xié)議，把兩個已成功開發(fā)出的具有自主知識產(chǎn)權的THUMP內核在一個芯片上，實現(xiàn)了片上多處理器FPGA。開發(fā)重點是實現(xiàn)基于片內WISHBONE總線的高速緩存一致性協(xié)議。

關鍵詞：WISHBONE總線片上多處理器高緩一致性SOCIP

清華大學嵌入式微處理器芯片設計為國家重點863項目，單芯片多處理器設計為項目的一個延伸。單芯片多處理器是提高處理器性能的有效途徑，具有低耦合度、粗粒度并行性的主要特點。清華大學已成功開發(fā)出具有自主知識產(chǎn)權的MIPS4Kc架構的32位微處理器--THUMPl07。該處理器具有內核性能高、面積小、功耗低的優(yōu)點。使其經(jīng)過裁減非常適合作為單芯片多處理器的內核。

本次單芯片多處理器的設計將兩個Thumpl07內核集成在一個芯片上，兩個內核處于完全對等地位，實現(xiàn)進程級的粗粒度并行。由于已經(jīng)具有可以利用的內核，開發(fā)的重點就集中在高速緩存(Cache)一致性的實現(xiàn)上。芯片采用了基于內部總線寫更新監(jiān)聽的高速緩存一致性協(xié)議，具有控制邏輯簡單、可擴展性好的特點。內部總線采用適合片上系統(tǒng)通信、高可配置性的WISHBONE總線。使用該片上總線有效地解決了IP核可移植性、設計復用的問題[2l]。

1WISHBONE總線

WISHBONE最先由Silicore公司提出，現(xiàn)在被移交給OpenCores組織維護。由于其開放性，現(xiàn)在已有不少用戶群體。特別是一些免費的IP核，大多數(shù)都采用WISH-BONE標準。該總線結構具有公用的接口規(guī)范方便結構化設計，有效地解決了IP核可移植性、設計復用的問題。

WISHBON耳總線為半導體內核提供了可配置的互連方式，能夠使各種內核互連起來形成片上系統(tǒng)；WISH-BONE總線具有很強的兼容性，提高了設計的可重用性；WISHBONE總線的接口獨立于半導體技術，其互連方式既可以支持FPGA設備，也可以支持ASIC設備；WISHBONE總線協(xié)議簡單、易懂。

WISHBONE總線是一種主／從接口架構的總線技術，如果具有有效的仲裁機制，總線系統(tǒng)可以支持多個ne／從接口；WISHBONE總線的可配置性主要體現(xiàn)在支持點到點、共享總線、數(shù)據(jù)流、交叉開關型的互連方式；WISHBONE總線協(xié)議既包含了一種容易使用、可靠性高、易測試、所有總線事務都可以在一個時鐘周期內協(xié)同的同步傳輸協(xié)議，也包含了標準時鐘周期的異步傳輸協(xié)議；WISHBONE總線的同步傳輸協(xié)議可以工作在一個大范圍的時鐘頻率上。這樣WISHBONE總線接口既可以與內核時鐘周期同步，也可與不同的目標設備同步，時序都非常簡單。此外，WISHBONE總線還具有如下特點：

·簡單、緊湊的硬件邏輯接口，需要更少的邏輯門；

·支持流行的單字讀／寫、塊讀／寫、讀-修改-寫的總線協(xié)議；

·可調整的總線和操作數(shù)位寬；

·支持大端(bigendian)和小端(1ittleendian)兩種數(shù)據(jù)表示方法；

·握手協(xié)議能夠控制數(shù)據(jù)傳輸速率；

·支持單周期數(shù)據(jù)傳輸；

·從接口的部分地址解碼；

·根據(jù)系統(tǒng)需要，用戶可自定義增加接口信號；

·系統(tǒng)包含多個MASTER接口時，用戶可以自定義總線仲裁方式與算法。

圖2

2實現(xiàn)方案

單芯片多處理器的每個內核都有分離的16KB指令高速緩存(1Cache)和16KB數(shù)據(jù)高速緩存(DCache)；指令高速緩存和數(shù)據(jù)高速緩存都采用兩路組相聯(lián)的映射方式；每塊都包含8個字；采用虛擬地址定位、物理地址比較的尋址方法；替換方式為LBU(最近最少使用替換)。

指令高速緩存不涉及一致性問題，不多做說明。數(shù)據(jù)高速緩存采用基于監(jiān)聽總線的寫更新一致性協(xié)議Dragonl[3]

協(xié)議狀態(tài)說明見表1。

表1協(xié)議狀態(tài)

狀態(tài)說明

干凈獨占（E）只有一個緩存有這一存儲塊的拷貝，并且還沒有被修改（主存狀態(tài)也有效）。

干凈修改（SC）潛在的兩個或多個緩沖有這一存儲塊，主存不一定是最新的。

共享已修改（SM）潛在的兩個或多個緩沖有這一存儲塊，主存不是最新的。該塊在被替換時，要更新主存（寫回）。一個存儲塊在一定時間內只能在一個緩沖內共享已修改狀態(tài)。

獨點已修改（M）存儲塊的內容已經(jīng)被修改，并且只在該存儲塊里，發(fā)生替換需要更新主存的內容。

確定一致性協(xié)議后，單芯片多處理器的數(shù)據(jù)高速緩存單元整體設計見圖1。

片內總線采用WISHBONE總線共享型連接，每個內核的數(shù)據(jù)高速緩存的控制單元都包含WISHBONE總線的一個主接口(MASTER)和一個從接口(SLAVE)；數(shù)據(jù)總線為32位；地址總線為33位，其中最高位是兩個從接口的選擇位；片內總線采用預先同步傳輸協(xié)議；仲裁方式為輪換型；片外總線接口與廣泛應用的工業(yè)標準SYSAD系統(tǒng)總線兼容。

在UNCAHCE空間發(fā)生的讀寫操作，直接訪問外部總線，與主存通信；在CACHE空間發(fā)生的讀寫操作，過程如下所述：

讀缺失：當一個內核的數(shù)據(jù)高速緩存發(fā)生讀缺失，由本地主接口通過片內總線向遠端數(shù)據(jù)高速緩存發(fā)出讀請求，遠端從接口通過片內總線應答請求。如果應答有該單元數(shù)據(jù)，就由遠端數(shù)據(jù)高速緩存調來一個數(shù)據(jù)塊(8個字)；如果沒有，本地主接口結束片內總線周期，轉而訪問外部總線，由主存調人數(shù)據(jù)。

寫缺失：內核發(fā)生寫缺失時，前半部分的操作與讀缺失完全一致；只是如果缺失單元是從遠端數(shù)據(jù)高速緩存調來的，由于采用基于寫更新的Dragon協(xié)議，所以在完成片內總線塊傳輸事務后還要產(chǎn)生一個單字寫總線事務，更新遠端數(shù)據(jù)高速緩存單元。

讀命中：不會產(chǎn)生任何總線事務。

寫命中：如果該單元的原來狀態(tài)是SC或SM，基于寫更新協(xié)議，由本地主接口通過片內總線向遠端數(shù)據(jù)高速緩存發(fā)出寫請求，遠端從接口通過片內總線應答請求。如果應答有該單元數(shù)據(jù)，則通過一個單字寫總線事務更新遠端數(shù)據(jù)高速緩存單元；如果沒有，結束片內總線周期。

替換：實現(xiàn)寫回協(xié)議，只有被替換出的單元狀態(tài)為SM或M狀態(tài)，才通過外部總線更新主存，其他情況拋棄即可。

注意：完成上述操作后要根據(jù)DRAGON協(xié)議，更新本地和遠端DCahe單元的相關狀態(tài)。