基于FPGA的錯(cuò)誤檢測(cè)與糾正電路的方案設(shè)計(jì)

2 EDAC電路的設(shè)計(jì)

　　EDAC電路必須配合CPU的讀寫時(shí)序進(jìn)行工作，不同類型CPU的時(shí)序往往是不一樣的。一般來說，總可以分為讀周期和寫周期。在寫周期時(shí)，按照上面的設(shè)計(jì)邏輯，根據(jù)16位數(shù)據(jù)位生成6位的校驗(yàn)字，這時(shí)，數(shù)據(jù)位是輸入，校驗(yàn)位是輸出，并在該寫周期中將數(shù)據(jù)位和校驗(yàn)位都存儲(chǔ)到相應(yīng)的存儲(chǔ)器位置中去，這種情況比較簡(jiǎn)單。在讀周期時(shí)，情況復(fù)雜些，可以設(shè)計(jì)成三步完成。第一步，在CPU讀信號(hào)來之前，由于存儲(chǔ)器地址和片選信號(hào)已經(jīng)有效，可先將數(shù)據(jù)位和校驗(yàn)位讀入，這時(shí)，數(shù)據(jù)位和校驗(yàn)位都是作為輸入。第二步，在讀信號(hào)來時(shí)，將數(shù)據(jù)位、校驗(yàn)位鎖存，同時(shí)進(jìn)行檢測(cè)，如果無錯(cuò)，則不進(jìn)行任何處理，直接將數(shù)據(jù)輸出；如果發(fā)現(xiàn)二位錯(cuò)，則產(chǎn)生中斷；如果是一位錯(cuò)，在輸出上有所反應(yīng)，并進(jìn)入下一步。第三步，如果是數(shù)據(jù)位出錯(cuò)，將其自動(dòng)更正，并將正確的值再回寫到相應(yīng)的內(nèi)存地址中，將正確的數(shù)據(jù)值輸出到數(shù)據(jù)總線；如果是校驗(yàn)位出錯(cuò)，可以直接將正確的數(shù)據(jù)位輸出到數(shù)據(jù)總線上。這部分功能是EDAC功能的核心，可以用VHDL語言來實(shí)現(xiàn)，以下是設(shè)計(jì)思路。

（1）對(duì)輸入的設(shè)計(jì)

① 數(shù)據(jù)位和校驗(yàn)位的輸入。

② 控制端的輸入。經(jīng)過前面的分析，一共有四種狀態(tài)（寫一種狀態(tài)、讀三種狀態(tài)），可以設(shè)計(jì)兩個(gè)控制端，設(shè)為C0、C1。其功能見表2。

（2）對(duì)輸出的設(shè)計(jì)

① 數(shù)據(jù)位和校驗(yàn)位的輸出。其中校驗(yàn)位的輸出在讀周期和寫周期有所不同：在寫周期校驗(yàn)位輸出是生成的校驗(yàn)位；而讀周期就沒有必要輸出校驗(yàn)位了，可以設(shè)計(jì)為輸出伴隨式S。

② 錯(cuò)誤標(biāo)記輸出。在應(yīng)用中，可以設(shè)計(jì)兩種錯(cuò)誤標(biāo)記輸出，分別記為ERR和INT。其中ERR輸出1表示數(shù)據(jù)位有錯(cuò)誤產(chǎn)生，包括可自動(dòng)糾正的一位錯(cuò)誤和兩位或兩位以上錯(cuò)誤。INT輸出1則表示發(fā)生了兩位或以上錯(cuò)誤，無法自動(dòng)糾正，向CPU申請(qǐng)中斷，由CPU進(jìn)行異常處理。

在表2中，總結(jié)了上面所描述的功能設(shè)計(jì)。

表2 EDAC模塊功能表

圖1為EDAC部分邏輯等效圖。

　　由于邏輯關(guān)系已經(jīng)非常明確了，下面討論采用VHDL語言實(shí)現(xiàn)上述EDAC模塊的功能?？梢杂袃煞N方法來實(shí)現(xiàn)VHDL編程，即RTL級(jí)語言描述和行為級(jí)語言描述。其中RTL級(jí)描述的實(shí)現(xiàn)難度比較大，需要根據(jù)前面設(shè)計(jì)的邏輯功能，轉(zhuǎn)換為基本的門來描述；有效率高和受邏輯綜合軟件的影響小等優(yōu)點(diǎn)，但可讀性差，實(shí)現(xiàn)起來比較困難。因此我們采用的是行為級(jí)描述，根據(jù)四個(gè)輸入作敏感量，用一個(gè)進(jìn)程（process）就可以實(shí)現(xiàn)。編程思路是：根據(jù)控制端C0和C1進(jìn)行判斷，如果是寫周期，直接將輸入的數(shù)據(jù)相應(yīng)位進(jìn)行異或后輸出；如果是讀周期，先生成伴隨式S，然后判斷S，用CASE語句執(zhí)行相應(yīng)的輸出。需要強(qiáng)調(diào)的是在不需要輸出的時(shí)候，要把輸出端用高阻封住。

　　利用這個(gè)EDAC模塊再輔以簡(jiǎn)單的外圍電路就可以實(shí)現(xiàn)較強(qiáng)的EDAC功能，可以把這一部分整個(gè)電路都集成到FPGA中。

3 仿真結(jié)果

　　仿真環(huán)境：MAX+plus II 10.0。

　　仿真模擬器件：FLEX 10K系列，EPF10K10LC84-3。

　　信號(hào)功能說明見表3。

表3 仿真信號(hào)說明

（1）寫周期的仿真

　　圖2所示仿真圖中，275~500 ns仿真了一個(gè)寫周期，數(shù)據(jù)輸入是AA55，而校驗(yàn)位輸出是00，通過驗(yàn)證是符合上面的設(shè)計(jì)邏輯的。

（2）讀周期的仿真

在讀周期的仿真中，我們模擬了以下四種情況。

① 正確的讀周期：出現(xiàn)在650~975ns，校驗(yàn)位、數(shù)據(jù)位都是正確值。

② 數(shù)據(jù)位出現(xiàn)一位錯(cuò)誤：圖2中1.25~1.65 μs模擬了數(shù)據(jù)位產(chǎn)生一位錯(cuò)誤的情況。數(shù)據(jù)正確的情況下應(yīng)該是AA55，但現(xiàn)在d8位發(fā)生了錯(cuò)誤，讀入的數(shù)據(jù)變?yōu)锳B55，可以看出數(shù)據(jù)已經(jīng)被自動(dòng)更正為AA55；同時(shí)，ERR輸出1表明有錯(cuò)誤發(fā)生，CBOUT輸出為23，即100011，從表 1可以看出是d8位發(fā)生了錯(cuò)誤。

③ 校驗(yàn)位出現(xiàn)一位錯(cuò)誤：圖2中1.8~2.0μs模擬了校驗(yàn)位產(chǎn)生一位錯(cuò)誤的情況。校驗(yàn)位正確的情況下應(yīng)該是00，但現(xiàn)在C2位發(fā)生了錯(cuò)誤，讀入的數(shù)據(jù)變?yōu)?4，可以看出數(shù)據(jù)沒變，仍為正確值A(chǔ)A55；同時(shí)，ERR沒有輸出，CBOUT輸出為04，即000100，從表一可以看出是C2位發(fā)生了錯(cuò)誤。

④ 發(fā)生了兩位錯(cuò)誤：圖 2中2.4~2.75μs模擬了數(shù)據(jù)位產(chǎn)生兩位錯(cuò)誤的情況。數(shù)據(jù)正確的情況下應(yīng)該是AA55，但現(xiàn)在d8位和d0位發(fā)生了錯(cuò)誤，讀入的數(shù)據(jù)變?yōu)锳B54，可以看出EDAC電路已經(jīng)無法自動(dòng)更正。 ERR和INT同時(shí)輸出1表明有多位錯(cuò)誤發(fā)生，INT信號(hào)可以向CPU申請(qǐng)中斷，用中斷服務(wù)程序進(jìn)行異常處理。

　　可以看出仿真結(jié)果可以滿足設(shè)計(jì)時(shí)的思想，能夠起到自動(dòng)糾正一位錯(cuò)誤和檢測(cè)兩位錯(cuò)誤的功能。



結(jié) 語

　　本文利用糾錯(cuò)編碼的基本知識(shí)，提出了一種簡(jiǎn)單實(shí)用的能自動(dòng)糾正一位錯(cuò)誤和檢查兩位錯(cuò)誤的編碼方法，并且通過VHDL語言編程，用FPGA器件來實(shí)現(xiàn)。在我們自己的嵌入式系統(tǒng)中，EDAC電路已經(jīng)得到了應(yīng)用和驗(yàn)證?，F(xiàn)在越來越多的嵌入式系統(tǒng)對(duì)可靠性要求越來越高，采用EDAC技術(shù)可以簡(jiǎn)單有效地提高系統(tǒng)的容錯(cuò)能力；但針對(duì)不同系統(tǒng)，EDAC和CPU的時(shí)序配合可能會(huì)有所不同。例如，對(duì)于一些時(shí)鐘頻率比較高的CPU，可能需要插入等待周期等等，但由于采用VHDL語言進(jìn)行設(shè)計(jì)，有很大的靈活性，稍加改動(dòng)就可以滿足不同場(chǎng)合的需求