基于STWD100xP WTD嵌入式系統(tǒng)抗EMC技術(shù)
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3 嵌入式系統(tǒng)硬件抗EMC技術(shù)
嵌入式系統(tǒng)工作不穩(wěn)定、不可靠因素有很多，干擾可以來自系統(tǒng)本身也可以來自本系統(tǒng)外其他系統(tǒng)，關(guān)于系統(tǒng)干擾靠軟件處理能起一定作用，但僅靠軟件沒有硬件的局面難以支撐，系統(tǒng)抗干擾問題始終難以解決。在可編程系統(tǒng)中為了增加系統(tǒng)穩(wěn)定性和可靠性，減小系統(tǒng)CPU開支，常用以下方法：
3．1 抑制電源諧波干擾
在可編程電子系統(tǒng)中，能夠解決好電源干擾問題就解決整個(gè)系統(tǒng)干擾的一大半，很多干擾都是從電源中出來，電源干擾過大會(huì)造成系統(tǒng)不穩(wěn)定。單純正弦信號(hào)不會(huì)有干擾，關(guān)鍵正弦信號(hào)處于干擾很大的環(huán)境中，這時(shí)正弦信號(hào)就會(huì)附加干擾。例如：電源線過長(zhǎng)在電源線上就會(huì)產(chǎn)生寄生干擾，可以在電源線上加上小磁珠或磁環(huán)濾波，要求不高的情況下可以加100 Ω電阻對(duì)干擾信號(hào)進(jìn)行衰減，使干擾信號(hào)對(duì)系統(tǒng)不起作用。對(duì)開關(guān)電源來說，主要是振蕩器振蕩頻率過高引起諧波，不僅影響電源而且會(huì)影響整個(gè)系統(tǒng)，開關(guān)電源效率較高很多地方都采用，但在要求比較高的系統(tǒng)中仍然采用線性電源。
3．2 CPU選擇能夠滿足系統(tǒng)要求的最低主頻
CPU主頻過高系統(tǒng)時(shí)鐘加快，系統(tǒng)時(shí)鐘產(chǎn)生的方波頻率升高，由方波帶來的諧波隨之增加。從Fourier Series和Euler Formula得單一方波比正弦波的諧波幅度大得多，諧波頻率復(fù)雜得多，由此系統(tǒng)主頻越高產(chǎn)生的諧波越復(fù)雜，影響系統(tǒng)工作的穩(wěn)定性。但隨著電子技術(shù)的發(fā)展，CPU主頻越來越高，電子系統(tǒng)越來越復(fù)雜，功能不斷增加，集成度不斷提高，但對(duì)于CPU來說無論哪方面使用，系統(tǒng)主頻夠用即可。
3．3 減小信號(hào)在傳輸過程中的衰減、畸變和反射
現(xiàn)代集成電路制造主要采用CMOS技術(shù)，輸入阻抗大、輸出阻抗小，抗干擾能力強(qiáng)，適合小信號(hào)放大。CMOS集成電路輸入電流大約為1 mA，信號(hào)在電路板上延時(shí)Td與電路板引線阻抗有關(guān)，阻抗越大信號(hào)衰減越大、信號(hào)延時(shí)越長(zhǎng)、系統(tǒng)發(fā)熱越大，系統(tǒng)穩(wěn)定性越差。在高速系統(tǒng)設(shè)計(jì)過程中要考慮PCB信號(hào)傳輸延時(shí)Td，使信號(hào)人為延時(shí)Tr大于信號(hào)傳輸延時(shí)。
3．4 注意PCB布線和元器件高頻特性
PCB布線最大原則是元器件之間引線盡量短、信號(hào)線交叉盡量少，盡量不用或少用過孔。模擬地、數(shù)字地、高頻地分開走線，然后匯聚成一點(diǎn)，大功率器件、小功率器件和干擾信號(hào)特別大的器件在布局時(shí)要分開。對(duì)干擾信號(hào)特別敏感的高頻元器件可以用金屬罩屏蔽起來，避免電磁干擾。
3．5 退耦電容的使用
一般在系統(tǒng)集成電路供電引腳旁都要放置去耦陶瓷電容到地，濾除電源在傳輸過程中所產(chǎn)生的寄生干擾。去耦電容選取并不嚴(yán)格，一般來說都是可按f=1／C來選取，對(duì)于CPU控制系統(tǒng)來說濾除10～100 MHz電源信號(hào)寄生干擾，電容取0．01～0．1μF陶瓷電容，系統(tǒng)要求較高的高速電路中可以在集成電路電源端到地用一個(gè)1～10μF的電解電容，濾除電源1～10GHz的諧波干擾。
4 嵌入式系統(tǒng)軟件抗EMC技術(shù)
為了增強(qiáng)嵌入式系統(tǒng)工作的穩(wěn)定性和可靠性，嵌入式系統(tǒng)除硬件抗干擾外，可以在軟件上采用一定的技巧抗干擾，使系統(tǒng)工作更加穩(wěn)定可靠。
4．1 信息冗余技術(shù)
為了防止干擾，系統(tǒng)對(duì)重要數(shù)據(jù)或文件復(fù)制到多個(gè)存儲(chǔ)單元，當(dāng)一個(gè)存儲(chǔ)單元數(shù)據(jù)損壞后立即啟動(dòng)備用存儲(chǔ)單元使數(shù)據(jù)恢復(fù)。
4．2 時(shí)間冗余技術(shù)
為了增強(qiáng)系統(tǒng)可靠性，對(duì)于重要區(qū)域重復(fù)執(zhí)行，將第1次與第2次的執(zhí)行結(jié)果相比較如相同則認(rèn)為正確，如不同第1次或第2次執(zhí)行有問題或兩次都有問題，程序再執(zhí)行第3次、第4次，如果有1次相同則認(rèn)為正確。
4．3 自動(dòng)檢測(cè)與診斷技術(shù)
自動(dòng)檢測(cè)包括嵌入式系統(tǒng)RAM的檢測(cè)、ROM的檢測(cè)、標(biāo)志位的檢測(cè)等，對(duì)RAM的檢測(cè)在開機(jī)時(shí)可以在RAM存儲(chǔ)區(qū)內(nèi)開辟幾個(gè)單元，向RAM存儲(chǔ)單元寫入不同的數(shù)值例如55H、AAH、EEH等，在執(zhí)行程序時(shí)讀出這些存儲(chǔ)單元的值是否開機(jī)放置的數(shù)值相等，判斷程序執(zhí)行的正確性。ROM用來放程序或表格數(shù)值，對(duì)ROM區(qū)域二進(jìn)制數(shù)0和1的個(gè)數(shù)檢測(cè)系統(tǒng)程序執(zhí)行的正確性。在程序的執(zhí)行過程中RAM區(qū)域數(shù)據(jù)結(jié)果不同，對(duì)標(biāo)志位產(chǎn)生影響不同，例如51單片機(jī)中PSW，當(dāng)兩個(gè)數(shù)據(jù)相加出現(xiàn)進(jìn)位時(shí)PSW中第位7位CY由硬件置，用戶可以查詢PSW中第7位判斷程序執(zhí)行的正確性。
4．4 軟件陷阱技術(shù)
軟件陷阱技術(shù)指嵌入式系統(tǒng)中程序存儲(chǔ)器不一定用完，如因干擾嵌入式系統(tǒng)程序計(jì)數(shù)器PC值錯(cuò)誤，程序?qū)?huì)跳到?jīng)]用到的存儲(chǔ)空間，導(dǎo)致系統(tǒng)出錯(cuò)或程序跑飛，軟件陷阱就是在這些沒有用到的程序存儲(chǔ)器中放入空指令和無條件跳轉(zhuǎn)指令，當(dāng)程序跑飛跑到空程序存儲(chǔ)器中，嵌入式系統(tǒng)則認(rèn)為系統(tǒng)受到干擾程序執(zhí)行出錯(cuò)，系統(tǒng)自動(dòng)復(fù)位。
5 集成STFWD100xP WTD的應(yīng)用
5．1 看門狗WTD的分類和特點(diǎn)
看門狗可分為硬件看門狗和軟件看門狗，軟件看門狗不需要外接硬件電路，但軟件定時(shí)器會(huì)耗費(fèi)系統(tǒng)CPU資源，軟件過長(zhǎng)還可能引起系統(tǒng)不穩(wěn)定導(dǎo)致系統(tǒng)癱瘓；硬件看門狗幾乎不耗費(fèi)系統(tǒng)資源使用隨意性較大，硬件看門狗主要是為防止程序在執(zhí)行過程中受到干擾致使程序跑飛的一種監(jiān)控芯片，常用WTD集成電路有Xicor公司X25045，Dallas公司DSl232和意法半導(dǎo)體公司STWD100等，有的嵌入式CPU本身自帶WTD，如PIC系列和51S系列單片機(jī)。硬件看門狗實(shí)際就是一個(gè)Timer，未等到定時(shí)器溢出時(shí)程序不斷給定時(shí)器賦值，程序正常執(zhí)行情況下定時(shí)器不會(huì)溢出，當(dāng)程序跑飛沒有正常為WTD賦值定時(shí)器會(huì)溢出，系統(tǒng)自動(dòng)復(fù)位?？撮T狗就是在程序正常執(zhí)行處放一條或幾條喂狗指令，使看門狗處于喂飽狀態(tài)，如程序跑飛長(zhǎng)時(shí)間沒有喂狗，看門狗就會(huì)叫使嵌入式系統(tǒng)重啟或復(fù)位。
STWD100是意法半導(dǎo)體公司新推出的一款操作簡(jiǎn)單、SOT23-5小型封裝、超低功耗、超小體積5腳WTD集成電路，靜態(tài)電流13μA、輸出電流20 mA、輸出功耗320 mW。STWD100系列與X25045不同，STWD100省去繁瑣的命令，例如X25045讀、寫鎖存器，讀寫狀態(tài)寄存器；STWD100系列芯片不同喂狗周期不同，每種芯片只有一個(gè)固定的定時(shí)周期，例如STWD100xP，STWD100xW，STWD100xX，STWD100xY喂狗周期分別為3．4 ms，6．3 ms，102 ms，1．6 s。STD100xP引腳和封裝如圖1所示。本文引用地址：http://m.butianyuan.cn/article/150065.htm
圖1中1腳WD0：看門狗溢出后輸出，漏級(jí)開路門使用時(shí)須接上拉電阻；2腳GND：接地；3腳EN：集成電路使能信號(hào)，低電平有效最低保持時(shí)間1μs；4腳WDI：時(shí)鐘信號(hào)輸入端(0．2～0．8)Vcc，上升沿定時(shí)器置數(shù)并啟動(dòng)；5腳Vcc：電源，2．7～5．5V。
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