基于FPGA的系統(tǒng)易測(cè)試性的研究

　　5 快速使用FPGAView

　　使用FPGAView的步驟如下所述：

　　(1) 插入內(nèi)核

　　這步是配置測(cè)試內(nèi)核，把它插入到FPGA設(shè)計(jì)中。例如，在使用ALTERA或Xilinx器件時(shí)，可以使用FPGA開發(fā)工具提供的邏輯分析儀接口編輯器，創(chuàng)建最適合自己需求的測(cè)試核。

　　對(duì)大多數(shù)的測(cè)試內(nèi)核，可以指定下述參數(shù)：

　　①針腳數(shù)量(pin count)：表示希望專用于邏輯分析儀接口的針腳數(shù)量；

　?、诮M數(shù)(bank count)：表示希望映射到每個(gè)針腳上的內(nèi)部信號(hào)數(shù)量；

　?、圯敵觯东@模式(output／capture mode)：選擇希望執(zhí)行的采集類型；可以選擇組合邏輯／定時(shí)模式(combina-tion／timing)或寄存器／狀態(tài)模式(registered／state)；

　　④時(shí)鐘(clock)：如果用戶選擇了registered／state的捕獲模式，這一選項(xiàng)允許選擇測(cè)試內(nèi)核的取樣時(shí)鐘；

　　⑤通電狀態(tài)(power-up state)：這個(gè)參數(shù)允許指明用于邏輯分析儀接口的針腳的通電狀態(tài)。

　　(2) 把測(cè)試內(nèi)核信息加載到FPGAView中

　　從FPGAView軟件窗口中，可以與JTAG編程電纜建立連接，并且連接到TLA系列邏輯分析儀(TLA邏輯分析儀使用Windows平臺(tái))或PC工作站上。

　　在使用ALTERA FPGA芯片時(shí)，按打開(Open)工具條按鈕，調(diào)出一個(gè)文件瀏覽器，選擇QuartusⅡLAI Editor軟件以前生成的邏輯分析儀接口(.lai)文件。這樣就加載了與LAI核心有關(guān)的所有信息，包括每一組的信號(hào)數(shù)量、組數(shù)和信號(hào)名稱，另外如果設(shè)備中的LAI內(nèi)核多于一個(gè)，那么還包括每個(gè)LAI內(nèi)核的信息。

　　(3) 把FPGA針腳映射到邏輯分析儀上

　　映射FPGA針腳和TLA邏輯分析儀探頭之間的物理連接。FPGAView可以自動(dòng)更新邏輯分析儀上顯示的信號(hào)名稱，與測(cè)試內(nèi)核當(dāng)前監(jiān)測(cè)的信號(hào)相匹配。為此，簡(jiǎn)單地點(diǎn)擊探頭(probes)按鈕，將出現(xiàn)一個(gè)拖放窗口，把測(cè)試內(nèi)核輸出信號(hào)名稱與邏輯分析儀上的相應(yīng)通道連接起來(lái)。對(duì)某條目標(biāo)連接，這個(gè)通道分配過程只需一次。

　　(4) 進(jìn)行測(cè)量

　　使用組(bank)列表下拉菜單，選擇想要測(cè)量的組。一旦選擇了組，F(xiàn)PGAView會(huì)通過JTAG接口與FPGA通信，并配置測(cè)試內(nèi)核，以便選擇希望的組。

　　FPGAView還將這些通道名稱通過對(duì)TLA系列邏輯分析儀的控制進(jìn)行自動(dòng)分配，從而可以簡(jiǎn)便地理解測(cè)量結(jié)果。為測(cè)量不同的一套內(nèi)部信號(hào)，用戶只需選擇不同的信號(hào)組。全功能TLA系列邏輯分析儀會(huì)自動(dòng)地把這些FPGA信號(hào)與系統(tǒng)中的其他信號(hào)關(guān)聯(lián)起來(lái)。

　　在TLA邏輯分析儀中，針對(duì)設(shè)計(jì)人員關(guān)心的各種時(shí)間信息，提供了業(yè)內(nèi)獨(dú)有的定時(shí)參數(shù)自動(dòng)測(cè)量功能，通過鼠標(biāo)簡(jiǎn)單地拖放操作，能夠得到周期、頻率、占空比、脈沖寬度、通道／通道延遲、邊沿計(jì)數(shù)、周期計(jì)數(shù)、違規(guī)計(jì)數(shù)、周期抖動(dòng)、以及周期間抖動(dòng)等信息。

　　6 結(jié)論

　　調(diào)試針對(duì)Altera和Xilinx的FPGA系統(tǒng)時(shí)用嵌入式邏輯分析儀和外部邏輯分析儀這2種方法各有其優(yōu)勢(shì)和不足，而FPGAView等新方法進(jìn)一步提高了外部邏輯分析儀方法的吸引力。能夠快速方便地移動(dòng)探點(diǎn)，而不需重新匯編設(shè)計(jì)，同時(shí)能夠把內(nèi)部FPGA信號(hào)活動(dòng)與電路板級(jí)信號(hào)關(guān)聯(lián)起來(lái)，能夠較好地滿足產(chǎn)品開發(fā)周期的要求。