變化中的SoC設(shè)計流程

　　現(xiàn)在，你需要考慮物理設(shè)計階段了：布局、布線和設(shè)計收斂。在這個階段，IP重用的影響以及設(shè)計復(fù)雜性都開始減弱，但無論如何也不會消失。而先進工藝的挑戰(zhàn)為每個步驟都投下了更強的陰影。首先是好消息：設(shè)計經(jīng)理似乎認為工具已經(jīng)接管了很多不久前還要手工完成的新任務(wù)，實現(xiàn)了自動化。Madraswala稱Open-Silicon可以利用IC Compiler感知DFM的優(yōu)點，幫助準備那些工藝強制要求的復(fù)雜設(shè)計規(guī)則。Mattela稱：“幾年前，一個電源管理設(shè)計在出帶前的一切工作都要手工完成?，F(xiàn)在，我們已經(jīng)有了很大改進，尤其是在布線后的驗證方面。”

　　然而，變化的力量仍會帶來問題。一個問題很簡單：新任務(wù)促生新工具，而新工具通常是有問題的。Chadra稱：“比方說，有些point工具就不成熟。”工具的能力是一個更普遍的問題。他解釋說：“我們必須對設(shè)計作分區(qū)，用工具運行每個部分。所幸，大多數(shù)芯片都可劃分為非常自然的分段。最大的挑戰(zhàn)是讓交換通過布局布線。”

　　Madraswala也提到了布局布線能力。他說：“當在IC Compiler中打開DFM感知能力時，設(shè)計規(guī)模就受到了很大限制。我們被限制在大約40萬個可放置實例，”這是要通過小針眼驅(qū)動一個1億門設(shè)計。

　　能力并非布局布線工具的唯一問題?，F(xiàn)代布線器都能感知時序，即它們不僅嘗試為每根線尋找最可能的路徑，還能讀取設(shè)計的時序約束，嘗試使所有網(wǎng)表的布放都滿足時序要求。這個過程要求工具能夠評估一個建議走線的延遲，也就是評估走線的電容。因此，現(xiàn)代布線工具要么調(diào)用簽核提取工具，但這可能慢到無法使用，要么擁有內(nèi)置“快速而粗略”的提取評估器。不幸的是，即使在65 nm工藝節(jié)點上，對于那些不知道快速近似法的情況，寄生提取都是一項復(fù)雜的工作。Madraswala說：“IC Compiler與現(xiàn)實之間有差異。”

　　Chadra的情況也好不了多少。他說：“布線器的電容評估并不十分精確，”但未聲明指的是哪款布局布線工具。“我們的工具拐了不少大彎，不得不返回，重新布線。”

　　時序估計問題也使EDA供應(yīng)商進入困境。如果布線器的快速電容評估不良，則物理系統(tǒng)設(shè)計者就會遇到提取、時序和重新布線等循環(huán)工作。如果布線器調(diào)用簽核提取與時序工具，則運行時間和能力都是問題，因為這些工具必須應(yīng)付所有精細尺度的效應(yīng)，情況會變得更加復(fù)雜。

　　在這些芯片設(shè)計完成后，Cadence和Synopsys都宣布了第三種可能的方案：將初期布局與時序移入綜合工具，甚至是在設(shè)計流程的更早期。這樣，評估并不會改善，但工具設(shè)計者顯然是不希望綜合工具再去創(chuàng)建那些布線器會作出錯誤評估和錯誤布線的網(wǎng)表。

　　在布線器與設(shè)計規(guī)則中也存在著類似的問題。如果布線器在工作時沒有遵循設(shè)計規(guī)則，則最終文件中就會出現(xiàn)很多違反規(guī)則情況。因此，布線器會從LEF(布局交換格式)文件中提取出設(shè)計規(guī)則，并在布線時檢查走線。這一過程對65nm節(jié)點的數(shù)字電路有滿意的工作效果。不過，Mentor Graphics公司的Madhani警告說，LEF不能表述先進工藝中的某些規(guī)則，如收縮(pinch)規(guī)則。于是Mentor現(xiàn)在讓自己的Olympus布線器動態(tài)地調(diào)用Calibre用于DRC的簽核工具。同樣，這種方案也帶來了性能成本，但慢點總好于出錯。

　　還有意外情況，在經(jīng)過了所有前端工作后，電源域和第三方IP也會給后端設(shè)計帶來一些問題。ASIC供應(yīng)商Global Unichip公司營銷總監(jiān)Keh-Ching Huang說：“多電源域會導(dǎo)致一種復(fù)雜的收斂。我們不得不使用大量的手工過程和腳本。”Huang稱甚至IP的選擇也會影響收斂流。“例如，如果某個客戶使用了一個低速DDR接口，則IP塊一般為軟形式，我們必須對其作綜合。塊內(nèi)將有時序收斂問題。但如果客戶獲得的是一個高速DDR接口許可，則它的形式是硬IP，這樣整個收斂過程就完全不同了。如果有問題，一般都是在封裝內(nèi)。”總之，如果一個設(shè)計包含主要來自外部的IP，則其對設(shè)計收斂的影響仍是一個有待探討的問題。

　　最后一點是新環(huán)境對模擬設(shè)計的影響。Vitesse為此項目重新設(shè)計了自己的銅PHY，修改了以前的設(shè)計以降低功耗。在過程中，模擬設(shè)計者遇到了一系列布局驅(qū)動的效應(yīng)，它們在65 nm工藝中是新出現(xiàn)的。Chadra稱：“我們了解到，阱鄰近與耗盡布放都影響著器件的性能。器件模型對這些效應(yīng)的建立工作還算不錯，但我們?nèi)匀灰鲋貜?fù)的布局提取，才能讓電路像我們需要的那樣工作。”

　　那么，整體上如何呢?顯然，今天的SoC設(shè)計需要更多的前期規(guī)劃，尤其要處理長走線、時鐘和電源管理策略。預(yù)先的驗證規(guī)劃也很重要。設(shè)計團隊應(yīng)懂得，很多東西都進入了綜合工具。這個步驟不再是標準單元Verilog語句的一個簡單替代。因此，設(shè)計團隊應(yīng)做好計劃，盡量減少綜合工具的重復(fù)，尤其是當那些難處理的結(jié)構(gòu)已到位時，如門控的時鐘樹和測試掃描鏈。同樣，設(shè)計團隊應(yīng)知道，過分的電源管理會使驗證大大復(fù)雜化，這種考慮可能表明，選擇一種更漸進的電源管理策略優(yōu)于一種復(fù)雜的策略。

　　最后，物理設(shè)計與收斂正在變得更困難。選擇前端工具或開發(fā)腳本，防止早期出現(xiàn)堵塞問題。對布線與簽核工具之間的迭代作出規(guī)劃，因為它們可能互不認同。對基礎(chǔ)結(jié)構(gòu)，流程可能與以往相同。但重點正在轉(zhuǎn)移。Madraswala說：“本設(shè)計中大約60%的步驟都與過去一樣。約30%或40%是針對65 nm的，但正是這些步驟是大部分問題的根源。”