基于CPCI接口DSP板的雷達目標模擬器

提出一種基于CPCI接口DSP板的C波段雷達目標模擬器。探測回波模擬，采用軟硬件相結(jié)合的方法。由主控計算機根據(jù)雷達工作參數(shù)預先設定并計算目標數(shù)據(jù)，然后將數(shù)據(jù)加載到硬件電路中。硬件電路實時合成雷達回波信號并輸出。利用DSP/FPGA的高速計算性能、直接數(shù)字合成(DDS)技術(shù)和數(shù)字射頻存儲(DRFM)技術(shù)，可以實現(xiàn)相位編碼、線性調(diào)頻、非線性調(diào)頻等多種復雜方式下的目標回波信號的實時模擬，檢測雷達的跟蹤精度、角精度等指標。

　　1 功能及系統(tǒng)組成

　　所設計的多目標雷達模擬器為配合某型寬帶雷達系統(tǒng)進行設備調(diào)試和功能檢查。模擬器將雷達發(fā)射波形經(jīng)延遲、幅度相位調(diào)制和多普勒頻移等形成模擬目標回波，通過天線發(fā)送或直接注入給試驗雷達系統(tǒng)。目標回波信號包括目標的距離、角度、速度、雷達散射截面積(RCS)、一維距離像等信息。

　　系統(tǒng)總體指標要求如下：雙通道輸出;頻率范圍為5.2～5.8 GHz;窄帶瞬時帶寬為10 MHz;寬帶瞬時帶寬為500 MHz;目標數(shù)目1～22個;幅度控制范圍為0～127 dB，量化單位不大于0.5 dB;RCS幅度控制速率為1μs，距離變化幅度控制1 ms;目標延遲時間：2～4 000μs;多普勒頻移范圍±400 kHz;相位噪聲不大于-90dBc/Hz@1 kHz;窄帶時雜散電平不大于-55 dBc;寬帶時雜散電平不大于-45 dBc;距離模擬精度≤1.5 m;多普勒模擬精度1 Hz;輸入功率為-45～+30 dBm;輸出最大功率20 dBm。

　　C波段雷達目標模擬器由微波分系統(tǒng)、基帶分系統(tǒng)、寬帶分系統(tǒng)、電源控制分配組件和軟件等組成，如圖1所示。微波分系統(tǒng)包括接收組件、發(fā)射組件、頻率源組件和電源等。基帶分系統(tǒng)主要由主控計算機、數(shù)字管理單元(DMU)、接口控制單元、雙通道可編程數(shù)字延遲線(PD-DL)、時鐘產(chǎn)生和分配電路、中頻調(diào)制解調(diào)組件和電源等部分組成。窄帶目標模擬主要由基帶分系統(tǒng)和微波分系統(tǒng)實現(xiàn)。

　　寬帶目標模擬主要由基帶分系統(tǒng)控制寬帶分系統(tǒng)實現(xiàn)，如圖2所示。輸出通過微波分系統(tǒng)與窄帶目標信號一起輸出。電源控制分配組件完成系統(tǒng)主電源的控制、分配、保護和指示等功能。

2 目標回波模擬

　　2.1 窄帶目標回波產(chǎn)生

　　本寬頻帶射頻模擬器接收雷達系統(tǒng)的發(fā)射信號、控制信號和參考信號。系統(tǒng)輸出模擬窄帶目標回波信號前，在主控計算機上加載所有目標、誘餌的運動軌跡參數(shù)，如延遲參數(shù)和徑向運動速度，以及每個目標、誘餌的幅度/相位目標特性文件。

　　仿真開始后，DMU按照雷達系統(tǒng)發(fā)出的模式、參數(shù)和觸發(fā)信號，分別控制窄帶系統(tǒng)中的雙通道PDDL和中頻調(diào)制組件產(chǎn)生基帶延時目標信號，通過發(fā)射組件實現(xiàn)上變頻和雷達目標的距離、幅度調(diào)制控制，濾波后形成窄帶目標回波信號輸出，如圖3所示。

　　2.2 寬帶目標回波產(chǎn)生

　　寬帶目標回波的產(chǎn)生通過對預先存儲在存儲器中的雷達寬帶LFM的基帶分量和目標特征參數(shù)直接計算，實時生成多散射點合成目標的波形數(shù)據(jù)實現(xiàn)。如圖4所示，寬帶分系統(tǒng)中的所有信號都與試驗雷達系統(tǒng)的參考信號同步，保證回波信號與雷達系統(tǒng)相參，實現(xiàn)正確的模擬。

　　輸出寬帶目標回波信號前，在計算機上加載輸出目標散射點的運動軌跡參數(shù)和目標特性文件。當雷達系統(tǒng)發(fā)射寬帶LFM信號時，寬帶目標回波的基帶數(shù)據(jù)由DSP計算并加載到任意波形發(fā)生器(AWG)的存儲器中。DMU產(chǎn)生寬帶分系統(tǒng)的延時觸發(fā)脈沖和波形選擇信號，控制AwG輸出模擬基帶回波信號，將該基帶信號進行正交調(diào)制后，通過上變頻就得到寬帶信號的目標回波。目標特征數(shù)據(jù)通過CompactPCI總線加載到DSP中參與波形計算。

　　寬帶回波信號的更新率決定于AWG的數(shù)據(jù)更新率。這種數(shù)字方法原理簡單，模擬目標靈活，精度非常高，信號質(zhì)量較高。缺點是成本較高，實時性受硬件速度、波形復雜度等限制，不容易提高。

　　如圖5所示，DSP模塊中有兩個TMS320C6455高性能DSP、存儲器和大規(guī)模FPGA，完成特征數(shù)據(jù)接收、波形計算更新和數(shù)據(jù)傳輸?shù)裙δ?，是AWG的核心控制部分。AWG模塊的FPGA采用Xilinx公司的XC4VLX25-FF668。IQ信號通路的DAC選用兩片Atmel公司的1GHz 10位TS86101G2B，且兩路DAC相互獨立且保持信號的同步。其單路瞬時帶寬可達400 MHz，與正交調(diào)制器配合可輸出復雜的調(diào)制信號。

　　3 系統(tǒng)工作流程

　　系統(tǒng)初始化完成后，設備進行加電自檢。自檢通過后由系統(tǒng)操作員進行仿真場景文件加載，包括系統(tǒng)參數(shù)、目標數(shù)量、軌跡、目標特性等。啟動仿真后，模擬系統(tǒng)中的寬帶和窄帶分系統(tǒng)是同時工作的，受基帶分系統(tǒng)中的DMU的控制，如圖6所示。

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