基于DDS+PLL技術(shù)的頻率合成器的設(shè)計
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2．2 方案實施
本設(shè)計中AD9852采用串行數(shù)據(jù)輸入模式，在該模式下需要對芯片CS、IO RESET、SDO、SDIO、OSK、I／O UD CLK以及SCLK進行控制信號輸入設(shè)置。AD9852工作電壓為3．3 V，通過將5 V穩(wěn)壓源的輸入電壓轉(zhuǎn)為3．3 V控制電壓，以保證芯片的正常工作，從而防止過高的控制信號輸入燒壞DDS芯片。
按照串行控制方式將FPGA與DDS外圍電路布置完整，然后通過FPGA進行DDS芯片的初始化。初始化過程中的關(guān)鍵在于，一是對地址與數(shù)據(jù)的寄存器進行設(shè)置，寫入各寄存器工作方式所需的控制碼；二是初始化串行模式；三是通過串行模式，將FPGA產(chǎn)生的控制碼寫入到DDS相應的控制寄存器中。
在寫地址與數(shù)據(jù)的寄存器中，主要需要寫入的寄存器為frequency tuning word、Delta frequency reaster、update clockrate regis-ter、Ramp rate clock reaster、control register這五個寄存器。其中頻率控制字K可按照公式(6)進行計算。
設(shè)計中所需產(chǎn)生輸出頻率為10 MHz，其中N=48，fc=180 MHz，通過公式計算出K=15637498706140轉(zhuǎn)換為十六進制為E38E38E38DC，所以對AD9852的頻率控制字寄存器的賦值可表示為data_o=48’hOE38E38E38DC。
在DDS芯片寫數(shù)據(jù)的過程中，首先，向dds_mareset輸入正脈沖信號將DDS復位，然后地址位和數(shù)據(jù)位分別寫入DDS相對應的管腳。在dds_ cs下降沿的觸發(fā)下，dds_sdio寫入可持續(xù)八個dds_sclk周期s_wr_inst，該instruction byte決定了接下來的對傳輸數(shù)據(jù)讀操作或者寫操作。經(jīng)過多次寫脈沖操作之后，控制寄存器與頻率控制字均寫入DDS芯片中，在dds_ioreset的上升沿作用下輸出所需頻率。如圖1、圖2所示。本文引用地址：http://m.butianyuan.cn/article/150459.htm
ADF4360-7采用3線串行接口，其數(shù)字部分包括24位移位寄存器、14位R計數(shù)器以及由5位A計數(shù)器和13位B計數(shù)器構(gòu)成的18位N計數(shù)器。數(shù)據(jù)在每個時鐘上升沿的作用下移入24位移位寄存器中，并在LE上升沿的觸發(fā)下，從移位寄存器傳輸至鎖存器中。該鎖存器狀態(tài)由C2和C1兩個控制位決定，如表1所示。
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