MSK信號(hào)檢測(cè)識(shí)別的FPGA實(shí)現(xiàn)

　　2.2 高速STFT 實(shí)現(xiàn)

　　為了覆蓋整個(gè)跳頻帶寬，中頻信號(hào)的采樣率設(shè)為700MHz， 而FPGA 無法直接處理這樣高速率的數(shù)據(jù)，因此需要采用多路并行處理，即將中頻采樣信號(hào)分成4 路，每路175 MHz， 這使得在FPGA 中運(yùn)算成為可能。相應(yīng)的FFT運(yùn)算也需要多個(gè)運(yùn)算模塊并行處理，這樣的代價(jià)便是增加了硬件資源消耗。數(shù)據(jù)接收及FFT處理的實(shí)現(xiàn)框圖如圖2 所示。

　　要實(shí)現(xiàn)50%的數(shù)據(jù)重疊處理，需要2 個(gè)圖2 所示的模塊，這樣粗測(cè)頻引導(dǎo)模塊就需要8 個(gè)1 024 點(diǎn)FFT運(yùn)算單元，在FPGA 中使用FFT的IP 核實(shí)現(xiàn)。

　　完成FFT處理后需要進(jìn)行幅度譜計(jì)算和譜峰提取，通過對(duì)譜峰的能量檢測(cè)進(jìn)行是否存在信號(hào)的判斷，并根據(jù)譜峰位置得到粗測(cè)頻結(jié)果，以此引導(dǎo)正交下變頻模塊。2.3 數(shù)字正交下變頻的實(shí)現(xiàn)

　　數(shù)字正交下變頻模塊根據(jù)前面得到的引導(dǎo)信息，設(shè)置合適的數(shù)字本振頻率值，將信號(hào)搬移到零中頻，并對(duì)信號(hào)進(jìn)行低通濾波和抽取，得到低采樣率的零中頻數(shù)據(jù)，以方便后續(xù)處理。數(shù)字正交下變頻采用基于多相抽取濾波器的多路并行結(jié)構(gòu)，實(shí)現(xiàn)如圖3所示。

　　2.4 信號(hào)識(shí)別的實(shí)現(xiàn)

　　信號(hào)識(shí)別的主要模塊是平方運(yùn)算和信號(hào)的幅度譜分析。為了體現(xiàn)MSK 信號(hào)的特征，對(duì)經(jīng)過正交下變頻得到的數(shù)據(jù)進(jìn)行平方運(yùn)算。如果直接對(duì)數(shù)據(jù)進(jìn)行常規(guī)的平方處理，結(jié)果會(huì)產(chǎn)生零頻分量，對(duì)后續(xù)處理造成不利影響。為了消除這種影響，需要將正交的復(fù)數(shù)據(jù)進(jìn)行坐標(biāo)變換，轉(zhuǎn)變成幅度和相位的表示形式。這樣再進(jìn)行平方運(yùn)算時(shí)，保持幅度值不變，相位值變成原來的2 倍并經(jīng)過相位解卷繞處理，最后再經(jīng)過坐標(biāo)反變換，得到經(jīng)過平方運(yùn)算的復(fù)數(shù)據(jù)。

　　坐標(biāo)變換可采用計(jì)算器(CORDIC) 運(yùn)算IP 核實(shí)現(xiàn)，有利于節(jié)省硬件資源，提高運(yùn)算效率。

　　幅度譜分析模塊通過粗測(cè)頻引導(dǎo)確定信號(hào)到來，對(duì)經(jīng)過平方運(yùn)算的零中頻數(shù)據(jù)進(jìn)行FFT處理，得到信號(hào)的幅度譜。進(jìn)行譜分析時(shí)按照如下步驟：

　　① 提取過檢測(cè)門限的譜峰點(diǎn);

　?、?確定最大譜峰的位置;

　　③ 確定距離最大譜峰位置左右5 MHz 處是否存在與最大譜峰值相差不大的譜峰;

　?、?檢測(cè)2 個(gè)譜峰連線的中點(diǎn)位置是否是2 倍的有效信道載頻頻點(diǎn)。

　　經(jīng)過以上步驟，完成了MSK 信號(hào)的識(shí)別。

　　3 試驗(yàn)結(jié)果

　　為了驗(yàn)證算法實(shí)現(xiàn)是否能正確截獲并識(shí)別MSK 目標(biāo)信號(hào)，使用泰克公司的任意信號(hào)發(fā)生器

　　信號(hào)發(fā)生器又稱信號(hào)源或振蕩器，它是指產(chǎn)生所需參數(shù)的電測(cè)試信號(hào)的儀器。在生產(chǎn)實(shí)踐和科技領(lǐng)域中有著廣泛的應(yīng)用。按信號(hào)波形可分為正弦信號(hào)、函數(shù)(波形)信號(hào)、脈沖信號(hào)和隨機(jī)信號(hào)發(fā)生器等四大類。各種波形曲線均可以用三角函數(shù)方程式來表示。常見的有函數(shù)信號(hào)發(fā)生器。

　　AWG7122B 模擬產(chǎn)生了目標(biāo)信號(hào)環(huán)境，并使用硬件平臺(tái)進(jìn)行了接收測(cè)試

　　，為了便于觀察計(jì)算結(jié)果，使用Xilinx 公司的在線邏輯分析儀軟件ChipScope 截取了FPGA 內(nèi)部的運(yùn)算數(shù)據(jù)和結(jié)果。

　　使用任意信號(hào)發(fā)生共設(shè)置了3 個(gè)信號(hào)，

　　信號(hào)1參數(shù)如下：

　　信號(hào)形式： 脈沖;

　　信號(hào)時(shí)長(zhǎng)： * s;

　　信號(hào)間隔： 13 s;

　　脈內(nèi)調(diào)制：MSK;

　　碼元速率： 5 MHz;

　　信號(hào)2 的參數(shù)如下：

　　信號(hào)形式： 單頻脈沖;

　　信號(hào)時(shí)長(zhǎng)： 5 s;

　　信號(hào)間隔： 50 s;

　　信號(hào)3 的參數(shù)如下：

　　信號(hào)形式： 脈沖;

　　信號(hào)時(shí)長(zhǎng)： 8 s;