基于Virtex-5的PCI-Express總線接口設(shè)計和實現(xiàn)

0 引言
PCI Express總線是新一代的I／O局部總線標(biāo)準(zhǔn)，是取代PCI總線的革命性總線架構(gòu)。PCI總線曾經(jīng)是PC體系結(jié)構(gòu)發(fā)展史上的一個里程碑，但是隨著技術(shù)的不斷發(fā)展，新涌現(xiàn)出的一些外部設(shè)備對傳輸速度和帶寬有更高的要求，PCI設(shè)計之初并沒有考慮這些因素，因此并不能完全滿足這些外部設(shè)備的需求。PCI Express總線正是在這種背景下應(yīng)運(yùn)而生的。
一個PCI Express連接可以被配置成x1、x2、x4、x8、x12、x16和x32的數(shù)據(jù)帶寬。Xilinx公司的Virtex5系列FPGA芯片內(nèi)嵌PCI-Express-Endpoint Block硬核，為實現(xiàn)單片可配置PCI-Express總線解決方案提供了可能。
本文在研究PCI-Express接口協(xié)議和PCI-Express Endpoint Block硬核的基礎(chǔ)上，使用Virtex5LXT系列的XC5VLX50T FPGA芯片設(shè)計PCI- Express接口硬件電路，現(xiàn)YPCI-Express x4總線數(shù)據(jù)的傳輸。

1 PCI-Express總線概述
PCI-Express是一種高性能、通用的I／O互連技術(shù)，可以廣泛應(yīng)用于計算和通訊的平臺。與傳統(tǒng)的PCI／PCI-X總線相比，PCI Express用高速串行接口替代了PCI-X的并行接口；用點到點的基于Switch的交換式通訊替代了PCI-X的基于總線的通訊；用基于包的傳輸協(xié)議(packetbasedprotocol)替代TPCI-X的基于總線的傳輸協(xié)議。此外，它還引入了一些新的特性：更強(qiáng)的電源管理、服務(wù)質(zhì)量控制(QoS)，支持熱拔插，以及完善的錯誤處理和恢復(fù)。
1．1 PCI-Express設(shè)備／拓?fù)浣Y(jié)構(gòu)
PCI-Express的典型拓?fù)浣Y(jié)構(gòu)如圖1所示。PCI-Express協(xié)議中共定義了三種設(shè)備：RootComplex、Endpoint和Switeh。

Root Complex在系統(tǒng)中的位置類似于PCI-X中的主橋，它是I／O層次的根，它將CPU和MM連接至I／O部件。每個Root Complex可以有一個或多個PCI-Express Port(Root Port)，每個接口定義一個層次域。Endpoint是PCI-Express的端點設(shè)備，可以分為PCI-Express Endpoint和LegacyEndpoint兩類。
Switch是PCI-Express的交換設(shè)備，可以理解為邏輯上由多個PCI-PCI橋組合而成，每個橋?qū)?yīng)于一個SwiSh端口。從配置軟件來看，Swi-tch是兩個或更多個邏輯的PCI-PCI橋。
1．2 PCI-Express的層次
PCI-Express協(xié)議中定義了三層結(jié)構(gòu)：事務(wù)層(Transaction Layer)、數(shù)據(jù)鏈路層(Data Link Layer)和物理層(Physical Layer)。其結(jié)構(gòu)如圖2所示。

事務(wù)層主要負(fù)責(zé)組包和拆包，負(fù)責(zé)管理基于信用的流控制。
數(shù)據(jù)鏈路層主要負(fù)責(zé)鏈路的管理和數(shù)據(jù)完整性的管理，包括錯誤的檢測和錯誤的糾正。
物理層包含接口的所有電路：驅(qū)動器和輸入緩沖、并-串／串-并轉(zhuǎn)換、鎖相環(huán)、阻抗匹配電路，具有接口初始化和維護(hù)的功能。物理層可以更進(jìn)一步細(xì)分為邏輯物理層(Logical Physical Layer)和電氣物理層(Electrical Physical Laycr)。邏輯物理層在發(fā)送方向上負(fù)責(zé)從數(shù)據(jù)鏈路層接收包，處理后發(fā)送上鏈路；在接收方向上負(fù)責(zé)將從鏈路收到的包經(jīng)過處理轉(zhuǎn)發(fā)到數(shù)據(jù)鏈路層。電氣物理層是連接到鏈路的模擬接口，包含每個通道的差分收發(fā)器。
1．3 PCI-Express的包
對應(yīng)于協(xié)議定義的三層結(jié)構(gòu)，PCI Express定義了三種包：
(1)TLP：對應(yīng)于事務(wù)層，主要完成協(xié)議中定義的存儲器事務(wù)、I／O事務(wù)、配置事務(wù)和消息事務(wù)。
(2)DLLP：對應(yīng)于數(shù)據(jù)鏈路層，主要用于鏈路管理的功能，包括和TLP確認(rèn)相關(guān)的ACK／NAK協(xié)議、電源管理和流控制信息的交換。在這一層提供了點到點的鏈路重傳機(jī)制和鏈路層的ECC校驗，從而提供了可靠的容錯機(jī)制。
(3)PLP：對應(yīng)于物理層，能夠支持物理層的鏈路訓(xùn)練，時鐘容忍／補(bǔ)償，自治的硬件電源管理。

2 Virtex-5 Lxt簡介
綜合考慮了實現(xiàn)PCI Express總線的周期、難易、成本等因素，最后本文采用了Xilinx公司65nm工藝的Virtex5 LXT系列芯片來實現(xiàn)PCI-Express的總線接口以及應(yīng)用。
Virtex 5 Lxt PCIE Endpoint block具有PCI-Express的完整功能，完全符合PCIe基本規(guī)格v1．1版要求，作為FPGA內(nèi)部的硬核，它是可配置的PCIe端點解決方案，大大增加設(shè)計的靈活性，降低設(shè)計的RNE費(fèi)用，并且支持1x、2x、4x或8x通道的實現(xiàn)，為系統(tǒng)的功能擴(kuò)張?zhí)峁┝擞行У耐緩健?br /> 該系列芯片內(nèi)嵌PCIE Endpoint block集成了PCIE協(xié)議中的物理層(PHY)、數(shù)據(jù)鏈接層(DLL)和傳輸層(TL)，同時它還實現(xiàn)了PCI-Express設(shè)備的功能配置寄存器，其結(jié)構(gòu)框圖如圖3所示，包含有以下幾個接口：時鐘和復(fù)位接口、配置和狀態(tài)接口、電源管理接口、用戶接口和傳輸層接口。該P(yáng)CIE Endpoint block完成了PCI-SIG兼容性專題研討會的嚴(yán)格測試步驟，保證了產(chǎn)品的兼容性，降低了風(fēng)險；集成了Rocket IO-TMGTP收發(fā)器，該GTP收發(fā)器能提供100Mb／s到3．2Gb／s的串行連接性能，可以支持PCI-Express協(xié)議所需的2．5Gb／s的速率，與PCI-Expre-ss協(xié)議每通道2．5Gb／s工作模式兼容，這使得它在數(shù)據(jù)的編解碼上滿足PCI-Express協(xié)議的要求。本文使用該系列中的XC5VLX50T芯片設(shè)計PCI-Express接口硬件電路，實現(xiàn)PCI-Express x4的數(shù)據(jù)傳輸。