基于FPGA的數(shù)據(jù)采集板設(shè)計(jì)與實(shí)現(xiàn)

數(shù)據(jù)采集板作為雷達(dá)信號(hào)處理系統(tǒng)中的接收前端,必須面對(duì)越來(lái)越高的要求,為后續(xù)信號(hào)處理提供可靠的保證。將數(shù)據(jù)采集板獨(dú)立設(shè)計(jì)提高了通用性,降低了系統(tǒng)的研制時(shí)間,因此成為雷達(dá)信號(hào)處理系統(tǒng)設(shè)計(jì)的發(fā)展趨勢(shì)。采用ADC和FPGA設(shè)計(jì)了基于CPCI總線的數(shù)據(jù)采集板,實(shí)現(xiàn)了8路信號(hào)同時(shí)中頻采樣及處理,并已應(yīng)用于雷達(dá)系統(tǒng)中。

關(guān)鍵詞： 數(shù)據(jù)采集板;ADC;FPGA;CPCI

The Design and Realization of the Data Sampling Board

Abstract:
With the development of modern radar,the data sampling board used as the receiver of a system of radar signal processing must face the increasingly high requirements,and guarantee the reliability of posterior signal processing.The data sampling board is designed specially,which improves the generality and shortens the time for design,so that it has become the development trend of signal processing system design.This paper adopts FPGA and ADC to design a data sampling board for signal processing based on the CPCI Bus,which accomplishes eight channels of IF signal sampling and processing,and has been used in some radar systems.

Keywords: data sampling board;ADC;FPGA;CPCI

　隨著先進(jìn)雷達(dá)功能多樣化、復(fù)雜化, 要求研制、裝備周期越來(lái)越短, 有必要設(shè)計(jì)一種通用性強(qiáng)、功能強(qiáng)大的數(shù)據(jù)采集板, 以支持雷達(dá)技術(shù)發(fā)展的需要, 這無(wú)論是在硬件還是軟件編程的實(shí)現(xiàn)方面, 都為其可通用性打下堅(jiān)實(shí)的基礎(chǔ)。在實(shí)現(xiàn)技術(shù)上, 近些年來(lái), 一改以往傳統(tǒng)的模擬處理方法, 多采用數(shù)字中頻正交采樣技術(shù), 這種做法直接對(duì)模擬中頻信號(hào)進(jìn)行單路采樣, 再以一定方法實(shí)現(xiàn)數(shù)字下變頻, 得到所需的兩路正交信號(hào)。由于兩路信號(hào)是經(jīng)數(shù)字處理得到的, 因此可以達(dá)到較高的精度,兩路正交信號(hào)的幅度和相位一致性都較好。

文中所設(shè)計(jì)的系統(tǒng)正是基于上述幾點(diǎn)應(yīng)用而生的, 采用的核心器件是Analog Devices公司的A /D芯片和Altera 高端高密度、低功耗、低成本的FPGAStratix II, 設(shè)計(jì)了基于CPCI總線的數(shù)據(jù)采集板, 實(shí)現(xiàn)了單板8路信號(hào)的中頻采樣及數(shù)據(jù)的實(shí)時(shí)處理, 并在某雷達(dá)系統(tǒng)中進(jìn)行了實(shí)際應(yīng)用。

1　系統(tǒng)設(shè)計(jì)

所要設(shè)計(jì)的系統(tǒng)可以同時(shí)接收8 路中頻模擬信號(hào), 并在FPGA中同時(shí)對(duì)8路數(shù)字信號(hào)進(jìn)行下變頻處理, 得到所需要的檢波信號(hào), 然后送往后端繼續(xù)進(jìn)行處理。實(shí)際硬件設(shè)計(jì)實(shí)現(xiàn)中, 系統(tǒng)大致可分為模擬和數(shù)字兩部分, 模擬部分實(shí)現(xiàn)中頻采樣, 核心器件采用的是AD6645ASQ; 數(shù)字部分實(shí)現(xiàn)數(shù)字下變頻(DDC) ,通過(guò)FPGA (EP2S60)來(lái)實(shí)現(xiàn)。

模擬部分選用美國(guó)Analog Devices公司的模數(shù)轉(zhuǎn)換芯片AD6645ASQ, 它是一個(gè)完整的14 位集成ADC, 功耗115 W, 芯片結(jié)構(gòu)采用的是串/并行編碼相結(jié)合的方法, 兼顧速度與成本, 其主要特性在于:中頻采樣最高能到200MHz; 輸入時(shí)鐘和模擬信號(hào)都采用差分電平格式, 降低了干擾; 器件信噪比高; 而且其工作溫度范圍(環(huán)境) : - 40～ + 85°C[ 7 ] , 能夠滿足一般雷達(dá)系統(tǒng)對(duì)環(huán)境溫度要求 。數(shù)字部分選用的是Altera 公司采用112 V,90 nm, 9層金屬走線、全銅SRAM工藝制造的中高端FGPA產(chǎn)品Stratix II系列的

圖1　系統(tǒng)硬件總體架構(gòu)

8路模擬信號(hào)經(jīng)由50Ω匹配電路, 通過(guò)A /D直接對(duì)中頻信號(hào)進(jìn)行采樣和幅度量化, 再由FPGA得到正交雙通道數(shù)據(jù)的方法來(lái)實(shí)現(xiàn)正交相干檢波, 處理后數(shù)據(jù)經(jīng)并/串轉(zhuǎn)換送往CPC I_J5 口供后端繼續(xù)處理,處理時(shí)所需的控制信號(hào)同樣由此接口輸入; 各芯片工作所用的時(shí)鐘信號(hào)由中間的時(shí)鐘電路統(tǒng)一產(chǎn)生, 保證各時(shí)鐘的相位基本一致。

2　數(shù)字正交采樣在數(shù)據(jù)采集板上的系統(tǒng)實(shí)現(xiàn)

211　數(shù)據(jù)采集板中頻采樣的實(shí)現(xiàn)一個(gè)中頻窄帶信號(hào)可以表示為