基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計

本設(shè)計是一種基于FPGA(現(xiàn)場可編程門陣列)的液晶顯示控制器。與集成電路控制器相比，FPGA更加靈活，可以針對小同的液晶顯示模塊更改時序信號和顯示數(shù)據(jù)。FPGA的集成度、復雜度和面積優(yōu)勢使得其日益成為一種頗具吸引力的高性價比ASIC替代方案。本文選用Xilinx公司的SpananIII系列XC3S200器件，利用硬件描述語言Verilog設(shè)計了液晶顯示擰制器，實現(xiàn)了替代專用集成電路驅(qū)動控制LCD的作用。

　　1 功能分析與設(shè)計要求

　　液晶顯示模塊(LCM)采用深圳拓撲微LM2028、STN圖形點陣液晶顯示模塊，5.7in，320×240點陣，邏輯電壓輸入為3．0～5．0V，4位控制接口，具有行列驅(qū)動電路，白光LED背光源。表l為該液晶顯示模塊的引腳功能描述。

　　液晶顯示器的掃描方式是逐行掃描，當一行被選通以后，這一行中的各列信號同時加到列上，并維持一個掃描行的時間。這一行維持時間結(jié)束后，即選通下一行，同時各列電極也施加下一行的顯示電壓。

　　列驅(qū)動器邏輯電路由移位寄存器和鎖存器構(gòu)成，在一個顯示數(shù)據(jù)位移脈沖信號CP作用下，將一組顯示數(shù)據(jù)(4位)位移到寄存器中并保持。當下一個CP到來后。移位寄存器中第1位顯示數(shù)據(jù)被移至第2位，這樣在80個CP脈沖作用下，一行顯示數(shù)據(jù)被存入寄存器后，寄存器并口對接鎖存器，在鎖存脈沖LP的作用下，該行數(shù)據(jù)被鎖存到鎖存器內(nèi)輸出給列電極。鎖存脈沖LP的間隔為一個行周期，而行移位脈沖間隔也為一個行周期，因此二者是一致的。 /Script> 幀掃描信號FLM即為行選通信號，脈寬為一行時間，在行移位脈沖LP作用下，存入移位寄存器后逐行位移，在一幀的最后一行輸出高電平，代表下一幀的開始。M為液晶顯示交流驅(qū)動波形信號，即一幀改變一次波形的極性，防止液晶單方向扭曲變形。更為詳細的時序關(guān)系如圖1所示。