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基于ADSP-TS201S的多DSP并行系統(tǒng)設(shè)計

作者: 時間:2010-11-30 來源:網(wǎng)絡(luò) 收藏


4 與外設(shè)接口設(shè)計
4.1 選型
現(xiàn)場可編程邏輯門陣列(Field Programmable Gate Array,)是在專用ASIC的基礎(chǔ)上發(fā)展而來的,它克服了專用ASIC不夠靈活的缺點(diǎn)。其內(nèi)部的具體邏輯功能可以根據(jù)需要配置,對電路的修改 和維護(hù)很方便。目前,F(xiàn)PGA的容量已經(jīng)跨過了百萬門級,使得FPGA成為解決系統(tǒng)級設(shè)計的重要選擇方案之一。現(xiàn)在FPGA已經(jīng)成為多種數(shù)字信號處理應(yīng)用 的強(qiáng)有力的解決方案。由于可編程方案的靈活性,系統(tǒng)設(shè)計可以適應(yīng)日益變化的標(biāo)準(zhǔn)、協(xié)議和性能需求。Vir-tex-5系列是當(dāng)前市場上最新,功能最 強(qiáng)大的FPGA,它采用65 nm芯片制造工藝,具有先進(jìn)的高性能和理想應(yīng)用的FPGA結(jié)構(gòu)。主要性能指標(biāo)如下:
(1)強(qiáng)大的時鐘管理能力;
(2)片上集成高達(dá)36 Kb的塊RAM和FIFO存儲器資源;
(3)高性能并行Select I/O技術(shù)和先進(jìn)的48Eslice;
(4)靈活地加載和配置方案以及在所有設(shè)備上的系統(tǒng)監(jiān)測能力;
(5)集成100 Mb/s~3.75 Gb/s的Rocket I/OGTP收發(fā)器,150Mb/s~6.5 Gb/s的Rocket I/OGTX收發(fā)器;
(6)強(qiáng)大的片上微處理器PowerPC440。
綜合處理板功能需求,性能分析、系統(tǒng)兼容以及I/O管腳需求等各因素,F(xiàn)PGA選擇Xilinx公司的Vir-tex-5系列XC5VSX50TFF1136芯片。
4.2 FPGA設(shè)計
根據(jù)系統(tǒng)功能要求,F(xiàn)PGA的任務(wù)主要分為4大部分。
(1)控制數(shù)據(jù)在系統(tǒng)中的傳輸邏輯
在設(shè)計時,將圖2控制總線中的所有信號都連接到FPGA中,由FPGA來統(tǒng)一調(diào)度數(shù)據(jù)在之間以及DSP與外部存儲器之間的傳輸。這樣為任務(wù)并行處理 的分配和雷達(dá)信號流水線式的處理在處理算法上提供了最大程度的簡便,并能充分發(fā)揮DSP處理復(fù)雜算法的運(yùn)算能力。
(2)控制數(shù)據(jù)緩存區(qū)(FIFC))的數(shù)據(jù)寫入與讀取,通過外部中斷IRQ控制DSP與FPGA之間的數(shù)據(jù)傳輸
由于外部4片F(xiàn)IFO每兩片擴(kuò)展接成32位輸出/輸入方式,因此FPGA與FIFO進(jìn)行數(shù)據(jù)傳輸時采用單向數(shù)據(jù)傳輸方式。在單向數(shù)據(jù)傳輸時采用數(shù)據(jù)塊方式 傳輸,通過將握手信號連接到DSP的IRQx來產(chǎn)生中斷或者FLAGx,F(xiàn)PGA將從外部處理板接收到的數(shù)據(jù)寫入輸入緩存區(qū),并在完成一幀后給并行DSP 輸出中斷,DSP從FIFO讀取完一幀數(shù)據(jù)后通過握手信號向FPGA告知可以進(jìn)行下一幀數(shù)據(jù)的傳送。
(3)控制通過LINK口與DSP之間的通信
鏈路口通信有自己的通信協(xié)議,F(xiàn)PGA電路只需要按照鏈路口的通信協(xié)議進(jìn)行設(shè)計。ADSP-TS201S的鏈路口采用的是獨(dú)立的發(fā)送和接收通道,因此對應(yīng) 的FPGA也采用不同的接收電路和發(fā)送電路。FPGA接收或者發(fā)送DSP鏈路口邏輯電路都主要由兩部分組成:接收/發(fā)送模塊和接收緩沖/發(fā)送緩沖。接收模 塊用來與DSP鏈路口發(fā)送通道進(jìn)行接口和數(shù)據(jù)拆包處理,發(fā)送模塊用來與DSP鏈路口接收通道進(jìn)行連接和數(shù)據(jù)打包處理;接收緩沖/發(fā)送緩沖分別是用來配合接 收模塊和發(fā)送模塊進(jìn)行傳輸時作為數(shù)據(jù)緩沖區(qū),并實現(xiàn)與系統(tǒng)中其他接口或者FPGA中的其他模塊的接口的數(shù)據(jù)傳輸功能。
(4)控制CPCI接口模塊與CPCI總線間的數(shù)據(jù)傳輸
CPCI接口模塊由PCI9656組成,在FPGA中劃定一個獨(dú)立的功能模塊作為實現(xiàn)CPCI總線協(xié)議的接口控制器。該控制器主要包含一個FIFO控制邏 輯,完成本地板卡與CPCI總線之間的數(shù)據(jù)傳輸。主要完成以下功能:與PCI9656配合實現(xiàn)CPCI總線對目標(biāo)設(shè)備的讀和寫、緩沖CPCI總線與 FIFO之間傳送的數(shù)據(jù)、控制FIFO的讀寫。本地讀寫CPCI總線只需對FIFO進(jìn)行讀寫操作即可。
4.3 CPCI傳輸接口設(shè)計
為了保證本系統(tǒng)與后面板上其他處理系統(tǒng)的數(shù)據(jù)傳輸速率和效率,在設(shè)計中采用PCI9656作為CPCI接口芯片。PCI9656作為專門 的I/O加速器,支持CPCI格式傳輸,數(shù)據(jù)傳輸時鐘主頻最高為66 MHz,數(shù)據(jù)傳輸帶寬為64 b。其峰值傳輸速率可達(dá)528 MB/s,通過系統(tǒng)框圖可以看到,在設(shè)計中使用了CPCI的J1,J2,J3,J4四個接口,根據(jù)CPCI傳輸協(xié)議,J1和J2為64位PCI數(shù)據(jù)傳輸接 口。J3,J4為自定義方式接口,設(shè)計中定義J3為處理板和后面板的數(shù)據(jù)傳輸接口,J4為上下處理板間的數(shù)據(jù)傳輸接口。
4.4 外部設(shè)備接口設(shè)計
本系統(tǒng)通過公用總線連接的存儲器資源有:4個擴(kuò)展應(yīng)用的SDRAM,2個FLASH,2對擴(kuò)展應(yīng)用的FIFO,以及DSP片內(nèi)存儲器資源。所有存儲器資源都通過統(tǒng)一的地址空間映射來進(jìn)行區(qū)分。ADSP-TS201S的32位地址總線提供了高達(dá)4 GB的尋址空間,可以劃分為4部分:
(1)主機(jī)尋址空間。地址映射范圍0X80000000~0XFFFFFFFF,用于片外主機(jī)接口的地址映射空間。
(2)外部存儲塊空間。地址映射范圍0X30000000~0X7FFFFFFF,用于處理器外圍設(shè)備存儲器接口地址空間映射,包括通用的存儲器設(shè)備和SDRAM存儲器。設(shè)計中主要對此空間進(jìn)行劃分,為外部存儲器分配單獨(dú)和惟一的地址空間。
(3)多處理器空間。地址映射范圍0XOC000000~0X2FFFFFFF,主要用于多處理器構(gòu)成的系統(tǒng)各個處理器間相互共享內(nèi)部存儲空間映射。
(4)片內(nèi)存儲空間。地址映射范圍0X00000000~0X03FFFFFF,定義內(nèi)部存儲器空間映射。
外部存儲器可以分為SDRAM尋址空間和外部通用存儲空間。設(shè)計中,擴(kuò)展連接的SDRAM將分配占用SDRAM尋址空間,而外部FLASH和FIFO將分配占用通用存儲空間。
每兩片SDRAM擴(kuò)展連接為64位形式,設(shè)計用MSSD0和MSSDl分別作為每兩片SDRAM的共用片選信號的控制信號,對應(yīng)SDRAM尋址空間為0X4000 0000~0X44000000和0X50000000~OX54000000,可以分別獲得128 MB的存儲器尋址范圍,滿足SDRAM尋址要求。
外部兩片F(xiàn)LASH的尋址空間劃分分別通過MS0_AB與BMS_AB和MS0_CD與BMS_CD這兩組信號作為片選信號,分配尋址空間為0X30000000~0X34 000000和0X34000000~0X348000000,尋址空間范圍為128 MB。
外部4片F(xiàn)IFO,每兩片擴(kuò)展接成32位輸出/輸入方式,在進(jìn)行地址映射時,實際上可以映射到一個地址尋址空間,而通過控制讀寫信號來進(jìn)行區(qū)分,使用 MSl信號作為FIFO使能信號,獲得分配的尋址空間0X38000000~0X40000000。為方便邏輯控制,MS1信號腳連接到FPGA上,通過 FPGA的邏輯譯碼來獲得對FIFO的尋址控制。
另外,將ADSP TS201S的高八位地址線也連接到FPGA上,通過邏輯譯碼進(jìn)一步可以獲得較為細(xì)致的地址劃分方案,為設(shè)計帶來更多的靈活性,同時也確保了設(shè)計的可靠性。


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