基于ADSP-TS201S的多DSP并行系統(tǒng)設(shè)計(jì)

4片DSP并行工作時(shí)，總線仲裁策略指定DSPl為主處理器，由它完成系統(tǒng)的初始化、數(shù)據(jù)程序配置、與CPCI工控機(jī)主機(jī)通信等，并參與運(yùn)算工作。當(dāng)系統(tǒng) 接收到數(shù)據(jù)時(shí)，首先判斷信號(hào)的傳輸方式，若是并行信號(hào)，由FPGA進(jìn)行相應(yīng)處理后寫入FIFO中，同時(shí)通過外部中斷告知DPS-l，隨即DSPl發(fā)出中斷 申請(qǐng)，總線仲裁令DSP1獲得總線控制權(quán)，讀取FIFO中的數(shù)據(jù)并轉(zhuǎn)存至公共存儲(chǔ)區(qū)；然后DSP1通過LINK口與其他DSP通信，進(jìn)行任務(wù)分配，其他 DSP依次循環(huán)獲得總線控制權(quán)，讀取數(shù)據(jù)進(jìn)行處理然后再存入存儲(chǔ)區(qū)；最后，由DSP4控制將存儲(chǔ)區(qū)里的數(shù)據(jù)寫入FIF-O，同時(shí)通知FPGA讀取并完成時(shí) 序轉(zhuǎn)換后傳輸?shù)絇CI9656，由PCI9656將數(shù)據(jù)傳輸?shù)紺PCI總線，完成這一幀數(shù)據(jù)的處理。若系統(tǒng)接收到的數(shù)據(jù)是由J3口傳輸來的串行信號(hào)，則先 由DSP2發(fā)出中斷申請(qǐng)，總線仲裁令DSP2獲得總線控制權(quán)，將接收到的數(shù)據(jù)轉(zhuǎn)存至公共存儲(chǔ)區(qū)；然后通過同樣的方式在4片DSP間進(jìn)行任務(wù)分配和處理，由 DSP4寫入FIFO，最后由FPGA和PCI9656聯(lián)合將數(shù)據(jù)傳輸?shù)紺PCI總線，完成串行信號(hào)的處理。

6 結(jié)語(yǔ)
本文介紹了一種基于PFGA的多DSP并行處理系統(tǒng)的設(shè)計(jì)，重點(diǎn)對(duì)DSP并行結(jié)構(gòu)設(shè)計(jì)進(jìn)行了分析，并介紹了FPGA設(shè)計(jì)和外部設(shè)備接口設(shè)計(jì)。實(shí)際應(yīng)用表 明，該多DSP并行處理系統(tǒng)應(yīng)用于寬帶雷達(dá)信號(hào)處理時(shí)，能夠滿足任務(wù)中的各項(xiàng)指標(biāo)，還能完成設(shè)計(jì)外的其他功能，并且易于控制，穩(wěn)定可靠。本文提供的系統(tǒng)設(shè) 計(jì)方案能夠?yàn)樘幚韺拵Ю走_(dá)信號(hào)的其他研究人員提供一定的參考。