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FPGA時序收斂

作者: 時間:2010-10-08 來源:網(wǎng)絡(luò) 收藏

  

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  某些設(shè)計采用單個主時鐘的分割版本來處理反序列化數(shù)據(jù)。以下 VHDL 代碼(nibble_proc進(jìn)程)舉例說明了按系統(tǒng)時鐘頻率的四分之一采集的數(shù)據(jù)。

  

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