具有X86到ARM二進制翻譯和執(zhí)行功能的SoC系統(tǒng)設計

　　二進制翻譯是一種直接翻譯可執(zhí)行二進制程序的技術，能夠把一種處理器上的二進制程序翻譯到另外一種處理器上執(zhí)行。它使得不同處理器之間的二進制程序可以很容易的相互移植，擴大了硬件/軟件的適用范圍，有助于打破處理器和支持軟件之間的相互扼制的局面。二進制翻譯技術的優(yōu)點為：不需要重編譯源碼就可以實現(xiàn)軟件從舊平臺到新平臺的移植;快速為新機器提供軟件，包括移植操作系統(tǒng)和編譯器;充分利用新機器的特性優(yōu)化代碼;減少培訓費用，因為使用的是相同的軟件，所以不必在新平臺上重新培訓員工;降低了多平臺軟件的費用。

　　1 SOC架構設計

　　1.1 處理器的確定

　　通用處理器與硬件邏輯是SoC設計的主流架構。在一些需要大量數(shù)據(jù)處理的應用中，這樣的架構并不能滿足要求。實際上，由于不同的任務在很大程度上互相獨立運行，可以將具有內在執(zhí)行并行性的任務分解為緊密聯(lián)系的子任務，不同的內核可以執(zhí)行不同的子任務，多核架構在1個周期內可以執(zhí)行多個指令。這種并行處理使得整個系統(tǒng)的性能與使用單核處理器串行處理相同任務相比，有了很大改進。另外，多核架構設計可以復用現(xiàn)有的單核處理器作為處理器核心，從而可以縮短設計和驗證周期，節(jié)省開發(fā)成本，符合SoC設計的基本思路。多核架構是未來SoC發(fā)展的一個趨勢。

　　該設計采用雙核架構，采用當代流行的處理能力較好的ARM處理器ARM7TDMI-S和ARM926EJ-S，ARM內核最大的優(yōu)勢在于高速度、低功耗。

　　ARM7TDMl-s具有3級流水線結構，支持Win-dows CE，Linux等操作系統(tǒng)。ARM926EJ-S是ARM公司在2000年推出的功能最強大的ARM9處理器，實現(xiàn)5級流水，它與外部通信接口為雙AHB總線結構，即指令AHB總線和數(shù)據(jù)AHB總線。該設計中ARMTDMI-S主要負責控制、操作系統(tǒng)平臺和任務的調度。ARM926EJ-S則主要負責各種任務的執(zhí)行。

　　1.2 使用的總線標準

　　由于SoC中集成了大量的IP核，設計的關鍵在于如何實現(xiàn)各IP模塊之間的互連。目前，SoC中IP核的互連一般采用總線結構，通過消息通信。

　　采用ARM公司的AHB與APB為片上總線。AMBA總線體系結構是當前SoC體系設計結構設計的開放標準，由于AMBA被越來越多的公司采用，已迅速成為SoC結構和IP庫開發(fā)的標準。

　　在具體實現(xiàn)時，采用AHB加APB的兩級總線結構。AHB用來支持高速設備，支持多主從設備。多個主設備之間通過仲裁機制保證優(yōu)先級，從設備通過地址譯碼機制被選中，并響應主設備發(fā)起的總線事務。APB用支持基于寄存器訪問的低速設備。AHB與APB兩條總線通過總線橋連接在一起，實現(xiàn)兩條總線之間的協(xié)議轉換。圖1為SoC的系統(tǒng)結構框圖。

　　1.3 各IP在系統(tǒng)中的功能

　　除了兩個處理器外，SoC中各IP核功能如下：翻譯模塊：實現(xiàn)將X86指令翻譯成為ARM指令的功能。

　　SMI：外部存儲與微處理器之間的橋梁，支持RoM作為系統(tǒng)的非易失性存儲介質，支持片外SRAM作為系統(tǒng)的外圍高速存儲。

　　中斷控制器：用來支持系統(tǒng)內部與外部的中斷控制，如中斷電平/邊沿觸發(fā)、中斷電平極性與中斷使能等。

　　Internal Memory：片內SRAM，大小為1 KB，但可以通過修改Verilog的描述來改變其大小。

　　Default Slave：用于當master訪問未定義的地址空間時，給出一個應答信號。

　　Retry Slave：是一個可以產生重試回應及等待命令的slave范例，若需要類似的模組，可以利用它來完成。

　　Watchdog：保證系統(tǒng)安全的監(jiān)控模塊，軟件需在預定的時間內訪問相應的寄存器，否則硬件將產生內部信號自動復位。

　　GPIO控制器：用來支持擴展外設，拓寬SoC的使用范圍。

　　RemapPause：主要分成兩個處理單元，前者負責控管地址是否重新對應的機制，后者負責管理系統(tǒng)的省電模式。

　　TImer：定時器，支持捕獲、Matchout輸出、外部時鐘驅動。

　　2 X86到ARM二進制翻譯模塊

　　該設計使用的翻譯模塊通過編寫Verilog HDL實現(xiàn)，能將部分X86指令翻譯成ARM指令，實現(xiàn)了某些X86應用程序到ARM架構的移植。圖2為解碼器內部結構圖。

　　該翻譯模塊首先從ROM中取出X86指令，翻譯成ARM指令后存人RAM中，所有指令翻譯完成后，翻譯模塊產生一個終端，使處理器執(zhí)行RAM中的指令。即所有指令先翻譯完成，處理器才執(zhí)行，該翻譯過程屬于靜態(tài)二進制翻譯。其中Decoder是整個解碼模塊的核心，負責翻譯指令。Decoder模塊采用有限狀態(tài)機控制數(shù)據(jù)通路的方式實現(xiàn).根據(jù)指令的功能和尋址方式進行狀態(tài)分類，然后輸出ARM指令。例如，把寄存器尋址的算術指令可分為一類：