基于PC104總線的2FSK調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)
加入技術(shù)交流群
數(shù)據(jù)接收電路就是要在正確的時(shí)序上將所需的數(shù)據(jù)進(jìn)行提取，還要實(shí)現(xiàn)將電路工作狀態(tài)傳送回總線，以便總線決定是否發(fā)送下組數(shù)據(jù)的功能。由于PC104總線最高支持約8 MHz的時(shí)鐘頻率，而受控設(shè)備所需的2FSK信號(hào)頻率為幾千赫茲，因此這里只用8位數(shù)據(jù)總線就完全能夠滿足要求。
總線接收電路如圖2所示。其中SD0～SD9，SA0～SA9是從總線發(fā)來(lái)的數(shù)據(jù)、地址信號(hào)，SELO～SEL3為分路選擇信號(hào)，ANSWER0～ANSWER3為FPGA的狀態(tài)返回信號(hào)，由于總線速度要比2FSK輸出速度高得多，因此，總線要對(duì)FPGA數(shù)據(jù)緩存器是否為空進(jìn)行查詢，當(dāng)FPGA沒(méi)有完成數(shù)據(jù)轉(zhuǎn)換時(shí)，總線要等下個(gè)周期，直到狀態(tài)返回信號(hào)顯示FPGA內(nèi)部為空時(shí)，總線才可以發(fā)送下組數(shù)據(jù)到FPGA。74LS273負(fù)責(zé)將每路的數(shù)據(jù)分別進(jìn)行鎖存，4路數(shù)據(jù)共使用4個(gè)。OUT1D0～D7為第一路8位數(shù)據(jù)輸出，LOCK0為其控制信號(hào)，表示數(shù)據(jù)的更新。本文引用地址：http://m.butianyuan.cn/article/152019.htm
3 FPGA及其外圍電路
FPGA具有集成度高、設(shè)計(jì)靈活、易于修改、節(jié)省空間、通用性高等優(yōu)點(diǎn)。本調(diào)制器中FPGA采用的是Al-tera公司的EPF10K20TC144-4器件，該器件具有20 000個(gè)典型門，1 153個(gè)邏輯單元，144引腳，包括2個(gè)全局輸入時(shí)鐘，4個(gè)全局輸入，86個(gè)通用可編程I／O引腳。該芯片采用TQFP封裝，芯片面積較小，功耗低，其輸入、輸出與TTL與PC104總線電平完全兼容。FPGA電路主要實(shí)現(xiàn)的功能為：接收數(shù)據(jù)提取電路發(fā)送的分路數(shù)據(jù)；以總線上的SYSCLK時(shí)鐘為基準(zhǔn)，通過(guò)分頻產(chǎn)生受控設(shè)備能識(shí)別的頻率；為每路輸出進(jìn)行2FSK的數(shù)字調(diào)制，保證信號(hào)的連續(xù)性；完成本身的FPGA電路配置。
評(píng)論