FPGA高速收發(fā)器設(shè)計原則

Stratix GX II收發(fā)器是完全可編程的，無論在設(shè)計或應(yīng)用階段，都能在系統(tǒng)工作過程中進(jìn)行編程，并能與遠(yuǎn)距設(shè)備及在工作條件很差的環(huán)境下實現(xiàn)互通作業(yè)性。這使用戶得以配置均衡器，使其在各種訊息信道長度上工作。最大的均衡水平是17dB，采用4級峰值放大器來實現(xiàn)。這確保了所配置的系統(tǒng)能實現(xiàn)組件速率高達(dá)6.375Gbps條件下的最佳訊號完整性，而且還省去了極易傳遞誤碼、功耗大并基于DFE的外來接收機(jī)架構(gòu)。
　　在設(shè)計背板時需考慮的重要因素是收發(fā)器的輸出驅(qū)動能力，因為最佳訊號完整性設(shè)置會由于背板布局、背板插槽數(shù)量以及發(fā)射卡和接收卡的整體位置不同而變化。由于這種收發(fā)器優(yōu)越的訊號完整性性能，使FPGA能以6.375Gbps的速率在具有連接器的52英寸FR4背板上工作。這種可編程能力和極具強(qiáng)韌性的設(shè)計加上低功耗特性，使FPGA可工作在最具挑戰(zhàn)性的背板、電纜、芯片或模塊以及數(shù)Gb互連設(shè)備中。
　　可編程驅(qū)動能力
　　某些傳輸線損耗可透過增強(qiáng)差分輸出驅(qū)動器的驅(qū)動能力，以及在接收機(jī)里放大訊號電平來克服。Stratix II GX架構(gòu)允許設(shè)計師在4mA~16mA范圍內(nèi)選擇驅(qū)動能力。實際的Vod輸出驅(qū)動電壓電平取決于終端電阻值，對50Ω的傳輸線來說，標(biāo)準(zhǔn)阻值范圍是100Ω。
　　功率
　　在所有的高密度背板應(yīng)用中，功率耗散都是一個主要問題。這些應(yīng)用的空間有限，功耗和發(fā)熱問題必須減到最小，以確保組件溫度在沒有風(fēng)力冷卻和電源供給情況下仍能保持在所要求的工作范圍內(nèi)。
　　為了降低收發(fā)器功耗，Stratix II GX采用了專利的PCNL輸出緩沖器技術(shù)，該技術(shù)使90奈米的PMA(實體媒體連接)層的最大功耗較具備收發(fā)器的65奈米FPGA低20%。在40寸FR4串行鏈路上，工作速率達(dá)3.1875Gbps時，每四分之一收發(fā)器(四個收發(fā)器中的一個)所需的功耗為每通道125mW，而工作速率達(dá)6.375Gbps時的功耗則為每通道225mW。每四分之一收發(fā)器可由1~2個獨立的頻率源來驅(qū)動，并具有各自獨立的頻率分配器。頻率和分頻器的結(jié)合，能在每四分之一收發(fā)器中支持四個不同的數(shù)據(jù)率，這將大幅降低功耗。利用信道的基本配置能分別判斷信道上的發(fā)射機(jī)或接收機(jī)，進(jìn)一步節(jié)省Stratix II GX收發(fā)器的功率。
　　協(xié)議支持
　　先進(jìn)的FPGA設(shè)計方法能大幅甚至徹底省去設(shè)計和驗證FPGA與收發(fā)組件間數(shù)據(jù)信道所需的工作和時間。為了使收發(fā)器在滿足特定協(xié)議標(biāo)準(zhǔn)時還能具有一定的余量，并能在614Mbps到6.375Gbps的數(shù)據(jù)速率范圍內(nèi)正常工作，Stratix II GX收發(fā)器經(jīng)過了精心設(shè)計，可提供經(jīng)驗證的良好性能。支持的協(xié)議標(biāo)準(zhǔn)包括PCI Express、串行數(shù)字接口(SDI)、XAUI、Gigabit以太網(wǎng)絡(luò)、HiGig+、Interlaken、SerialLite II、Serial RapidIO(SRIO)、光纖信道，以及常用的6Gbps長距和短距電界面(CEI-6G-LR/SR)。FPGA基本協(xié)議模式能讓架構(gòu)師在全速率范圍內(nèi)建構(gòu)任何符合當(dāng)?shù)匦枨蠡蚓哂兄R產(chǎn)權(quán)的協(xié)議。Stratix II GX系列能滿足嚴(yán)格的SONET/SDH OC48/STM16光抖動標(biāo)準(zhǔn)，能整合FPGA的數(shù)字和協(xié)議功能，以及具備線路接口功能、背板功能、低功耗、低抖動、協(xié)議兼容的收發(fā)器。
　　來源同步和平行I/O支持
　　多數(shù)應(yīng)用要求高速來源同步和并行接口提供數(shù)據(jù)平衡和管線作業(yè)。來源同步I/O(SSIO)是一種允許頻率和數(shù)據(jù)被分別(即使用LVDS訊號)發(fā)送的FPGA界面。作為一種鏈路層接口，SSIO用于將數(shù)據(jù)從收發(fā)器傳送到系統(tǒng)進(jìn)行處理。來源同步I/O必須支持一個足夠高的數(shù)據(jù)頻寬，以確保能向收發(fā)器連續(xù)不斷地提供數(shù)據(jù)。來源同步I/O部份包含動態(tài)相位對齊(DPA)電路，該電路將接收機(jī)頻率訊號復(fù)制到變化的相位訊號中，并將最近的頻率訊號與進(jìn)來的數(shù)據(jù)對齊。DPA能夠使來源同步接口支持更高的數(shù)據(jù)率，支持增強(qiáng)型數(shù)據(jù)信道開銷，進(jìn)一步提高數(shù)據(jù)率，并實現(xiàn)糾錯、加密和線路編碼。
　　SSTL和HSTL中具有大量可提供標(biāo)準(zhǔn)I/O連接的平行I/O，適合高性能內(nèi)存接口、PCI接口等應(yīng)用。具有收發(fā)器的FPGA面臨的挑戰(zhàn)是如何在具有平行I/O、SSIO和FPGA數(shù)字邏輯、且收發(fā)器所有埠在工作和被評估時可同時切換的驗證標(biāo)準(zhǔn)一致性，以及抗噪音能力和強(qiáng)韌的抖動性能。