用CPLD支持多個(gè)SD器件

在一個(gè)系統(tǒng)中添加多個(gè)安全數(shù)字 (SD) 器件的需求日益增長(zhǎng)。然而，大多數(shù)主機(jī)器件（如 Intel PXA270、TI OMAP和Qualcomm MSM處理器）都只提供一個(gè)SD接口。幸運(yùn)的是，使用復(fù)雜可編程邏輯器件（CPLD）即可使主機(jī)器件支持任意數(shù)量的SD器件。本文詳細(xì)講述一種基于可縮放自動(dòng)偵測(cè)雙向多路復(fù)用器的設(shè)計(jì)。

　　圖1所示為通用的CPLD使用模型，可以為僅自帶一個(gè)SD接口的給定主機(jī)器件集成任意數(shù)量的SD端口。CPLD處于主機(jī)控制器和SD器件之間。這樣，CPLD便起到雙向多路復(fù)用器的作用，使主機(jī)器件能夠與選定的任意SD器件通信。更重要的是，這種設(shè)計(jì)沒(méi)有方向控制引腳，也就是說(shuō)CPLD自動(dòng)檢測(cè)數(shù)據(jù)流方向。

圖1 用CPLD增加SD端口

　　這種實(shí)現(xiàn)方法極其靈活且可縮放，允許隨意增減SD端口數(shù)量，還支持SPI模式、1位數(shù)據(jù)模式和 4 位數(shù)據(jù)模式中任一種定義的SD卡模式。

　　在此類(lèi)應(yīng)用中使用CPLD器件，主要目的是為主機(jī)控制器提供更多的SD端口，同時(shí)在主機(jī)器件與SD卡之間實(shí)現(xiàn)電平轉(zhuǎn)換和邏輯隔離。圖1所示為主機(jī)器件是1.8V而 SD器件是3.3V的情形。業(yè)界最新CPLD的待機(jī)電流微不足道，而動(dòng)態(tài)功耗極低。因此，在系統(tǒng)中集成一個(gè)復(fù)雜可編程邏輯器件不會(huì)顯著影響功率預(yù)算。

　　符合SDA規(guī)范

　　根據(jù)SDA（安全數(shù)字協(xié)會(huì)）規(guī)范，一條SD總線只能支持一個(gè)SD器件。時(shí)鐘引腳可以共用，但DAT[3:0]和CMD線則必須由每個(gè)SD器件獨(dú)占，如圖2所示。

圖2 SD系統(tǒng)總線拓?fù)浣Y(jié)構(gòu)

　　此參考設(shè)計(jì)完全符合SDA規(guī)范。下面介紹當(dāng)使用只有一條總線的控制器支持任意數(shù)量的SD 器件時(shí)如何滿足上述要求。

　　CPLD設(shè)計(jì)

　　圖 3 所示為用此設(shè)計(jì)實(shí)現(xiàn)兩個(gè)SD器件共用同一SD主機(jī)接口時(shí)的典型用法。從概念上講，可以將這種設(shè)計(jì)視為和用作雙向多路復(fù)用器。主機(jī)器件通過(guò)“選擇”信號(hào)控制CPLD，從而指示與哪個(gè)SD器件通信。一旦選中某個(gè)SD器件，CPLD器件中的邏輯便自動(dòng)檢測(cè)數(shù)據(jù)流的方向，并且讓數(shù)據(jù)相應(yīng)流動(dòng)（從主機(jī)器件流向SD卡，或者從SD卡流向主機(jī)器件）。此設(shè)計(jì)不需要方向控制引腳，因此使用方便。

圖3 模塊級(jí)圖：雙向多路復(fù)用器

　　當(dāng)多路復(fù)用器相應(yīng)切換時(shí)，主機(jī)器件可分別訪問(wèn)各SD器件，而不會(huì)影響另一SD器件的狀態(tài)。如果主機(jī)器件和SD器件都未驅(qū)動(dòng)數(shù)據(jù)，則CPLD讓系統(tǒng)處于默認(rèn)的呈弱上拉狀態(tài)的高阻抗。此電路的主要用途是加強(qiáng)主機(jī)器件的SD能力，但也可用此電路提供電平轉(zhuǎn)換和/或邏輯隔離。

　　實(shí)現(xiàn)細(xì)節(jié)

　　圖4所示為1:2雙向多路復(fù)用器設(shè)計(jì)的實(shí)際邏輯電路，該設(shè)計(jì)可用VHDL語(yǔ)言描述。在初始或空閑狀態(tài)下，主機(jī)器件和SD卡應(yīng)處于呈弱上拉狀態(tài)的高阻抗。因此，圖4中的電路設(shè)計(jì)成對(duì) CPLD的輸出緩沖器進(jìn)行三態(tài)控制，從而使外部上拉電阻起作用。寄存器A (A_REG)和寄存器B (B_REG)都設(shè)計(jì)成在上電時(shí)初始化為邏輯“0”。

圖4 兩個(gè)SD器件的SD多路復(fù)用器電路

　　通過(guò)向 CPLD 輸入“選擇”信號(hào)來(lái)選擇SD卡。當(dāng)“選擇”信號(hào)為邏輯“0”時(shí)選擇SD1，而當(dāng)“選擇”信號(hào)為邏輯“1”時(shí)選擇SD2器件。為電路敘述簡(jiǎn)明起見(jiàn)，我們假設(shè)在以下討論中主機(jī)器件只選擇與SD1通信。

　　此設(shè)計(jì)的自動(dòng)方向控制方面的實(shí)現(xiàn)方式為：當(dāng)主機(jī)器件與SD1器件二者之一置為低時(shí)啟動(dòng)事務(wù)。例如，如果主機(jī)器件準(zhǔn)備向 SD1 器件傳送數(shù)據(jù)，則主機(jī)器件通過(guò)將A側(cè)置為低來(lái)開(kāi)始傳送。在置為低時(shí)，電路中的邏輯檢測(cè)到置低的下降沿，并且通過(guò)啟用“B”輸出緩沖器置為有效來(lái)響應(yīng)，而“A”輸出緩沖器仍保持無(wú)效狀態(tài)。尤其是當(dāng)A置為低時(shí)，會(huì)向A_REG的時(shí)鐘輸入傳送一個(gè)上升沿。繼時(shí)鐘控制之后，A_REG的Q輸出變?yōu)檫壿嫛?”，從而阻止B_REG接收時(shí)鐘控制事件。當(dāng)A變?yōu)榈蜁r(shí)，邏輯門(mén)B1在A_REG時(shí)鐘控制與觸發(fā)的同時(shí)輸出一個(gè)邏輯“1”。這樣便可啟用“B”輸出緩沖器，而B(niǎo)最終會(huì)跟隨A置為低。

　　反之，當(dāng)A從低轉(zhuǎn)為高時(shí)，邏輯門(mén)B1輸出一個(gè)低信號(hào)，對(duì)B輸出緩沖器進(jìn)行三態(tài)控制。這樣便通過(guò)外部上拉電阻強(qiáng)制B變?yōu)楦摺Ｒ坏〢側(cè)和B側(cè)都變?yōu)楦?，則A_REG和B_REG 復(fù)位到0。此過(guò)程無(wú)限次重復(fù)。當(dāng)SD1要向主機(jī)器件傳送數(shù)據(jù)時(shí)，情況相反。另外，如果主機(jī)器件準(zhǔn)備與SD2器件通信，則電路的“選擇”信號(hào)輸入置為邏輯“1”，其事件順序與上述相似。

設(shè)計(jì)驗(yàn)證

　　1 仿真結(jié)果

　　對(duì)于此電路，用ModelSim進(jìn)行了廣泛的功能和時(shí)序仿真，測(cè)試激勵(lì)已經(jīng)包括在VHDL 下載中。圖5所示為部分仿真結(jié)果。

　　在圖5的第一部分中，“選擇”信號(hào)輸入保持為低。白色虛線指示“弱1”狀態(tài)，換言之就是表示上拉狀態(tài)。在第一個(gè)事務(wù)中，主機(jī)器件嘗試向SD1傳送數(shù)據(jù)，SD1隨即響應(yīng)。緊接著，SD1器件嘗試向主機(jī)器件傳送數(shù)據(jù)，主機(jī)器件隨即響應(yīng)。當(dāng)“選擇”信號(hào)輸入置為低時(shí)，會(huì)發(fā)生類(lèi)似事件。主機(jī)器件向SD2器件傳送數(shù)據(jù)，然后SD2器件向主機(jī)器件傳送數(shù)據(jù)。

圖5 仿真結(jié)果