基于CPCI總線多DSP系統(tǒng)的高速主機(jī)接口設(shè)計(jì)

在現(xiàn)代通信、雷達(dá)和聲納系統(tǒng)中，隨著實(shí)時(shí)處理要求的不斷提高，對(duì)數(shù)字信號(hào)處理系統(tǒng)也提出了更高的要求。板載多片高性能的DSP芯片，配合大容量的SDRAM，可以很好地滿足上述要求，并且已經(jīng)成為了數(shù)字信號(hào)處理系統(tǒng)發(fā)展的趨勢(shì)。采用CPCI總線集成系統(tǒng)，可以方便主機(jī)進(jìn)行調(diào)試，控制和管理DSP系統(tǒng)。系統(tǒng)中的主機(jī)接口可以使主機(jī)通過(guò)CPCI總線訪問板上的DSP和SDRAM芯片，這是多DSP系統(tǒng)設(shè)計(jì)的關(guān)鍵點(diǎn)之一。

　不同于以往簡(jiǎn)單地使用一個(gè)CPLD進(jìn)行粘合邏輯設(shè)計(jì)，本文提出了一種基于雙狀態(tài)機(jī)＋Cache，預(yù)存預(yù)取的主機(jī)接口設(shè)計(jì)結(jié)構(gòu)。在主機(jī)接口中設(shè)立了一個(gè)Cache，降低了CPCI總線與板上DSP和SDRAM芯片的耦合度，并且設(shè)計(jì)了兩個(gè)獨(dú)立狀態(tài)機(jī)分別進(jìn)行控制。這顯著提高了主機(jī)訪問DSP和SDRAM的速度，為DSP系統(tǒng)的應(yīng)用提供了更廣闊的平臺(tái)。本文詳細(xì)闡述了如何完成CPCI總線和DSP、SDRAM芯片間的數(shù)據(jù)傳輸，分析了設(shè)計(jì)難點(diǎn)，并給出了邏輯框圖。

　　1 系統(tǒng)設(shè)計(jì)方案

　 圖1是系統(tǒng)設(shè)計(jì)框
圖，系統(tǒng)采用PLX公司的PCI9656接口芯片，它可以很方便地將時(shí)序相對(duì)復(fù)雜的PCI協(xié)議轉(zhuǎn)化為相對(duì)簡(jiǎn)單的局部端訪問協(xié)議。在基本不損失性能的同時(shí)，簡(jiǎn)化了邏輯設(shè)計(jì)要求，使開發(fā)者可以更為關(guān)注后端數(shù)據(jù)接口問題。

FPGA采用Xilinx公司的X2V1000它有近100萬(wàn)門的邏輯資源和720KB的BlockRAM可以靈活搭建控制邏輯和Cache緩存　DSP采用ADI公司的… src=Image/20090601155734566221_new.jpg>
　 FPGA采用Xilinx公司的X2V1000，它有近100萬(wàn)門的邏輯資源和720KB的BlockRAM，可以靈活搭建控制邏輯和Cache緩存。
　 DSP采用ADI公司的ADSP-TS201S，共有4片，工作頻率是600MHz，總共可以提供14.4GFLOPS的運(yùn)算能力[1]。
　 SDRAM采用Hynix公司的HY57V561620C，容量共有128MB，可以基本滿足數(shù)據(jù)存儲(chǔ)的要求。

　　2 FPGA的接口設(shè)計(jì)

　　2.1 FPGA在系統(tǒng)中的作用

　FPGA主要實(shí)現(xiàn)如下功能接口：(1)DSP接口。提供一個(gè)PCI Local總線到DSP共享總線的界面，完成兩套總線之間的邏輯仲裁及讀寫控制信號(hào)等；(2)SDRAM接口。提供一個(gè)PCI Local總線到SDRAM總線的界面；(3)FLASH接口；(4)鏈路口；(5)Register管理模塊。圖2給出了FPGA的各種接口與系統(tǒng)其他部分的關(guān)系圖。本文將重點(diǎn)討論主機(jī)和DSP、SDRAM間的訪問。