新聞中心

EEPW首頁(yè) > 嵌入式系統(tǒng) > 設(shè)計(jì)應(yīng)用 > 自動(dòng)反饋調(diào)節(jié)時(shí)鐘恢復(fù)電路設(shè)計(jì)

自動(dòng)反饋調(diào)節(jié)時(shí)鐘恢復(fù)電路設(shè)計(jì)

作者： 時(shí)間：2009-12-11 來(lái)源：網(wǎng)絡(luò) 收藏
圖1中的延時(shí)邏輯電路可將串行輸入信號(hào)serial_in經(jīng)過(guò)延時(shí)邏輯后，得到三路具有不同時(shí)延的輸入信號(hào)；而采樣比較電路則可對(duì)此三路信號(hào)分別用本地時(shí)鐘進(jìn)行采樣，并通過(guò)比較三組數(shù)據(jù)來(lái)得出原輸入信號(hào)與地時(shí)鐘之間的相位關(guān)系；相位譯碼電路可將前面得到的信號(hào)與本地時(shí)鐘的相位關(guān)系進(jìn)行譯碼，并產(chǎn)生一個(gè)8比特的延時(shí)控制信號(hào)給延時(shí)邏輯電路，最后通過(guò)輸出電路將鎖定的ssl4信號(hào)和PLL電路參數(shù)的時(shí)鐘同時(shí)輸出。
該電路設(shè)計(jì)沒(méi)有用PLL來(lái)產(chǎn)生一個(gè)4倍于發(fā)送端時(shí)鐘頻率的高速時(shí)鐘信號(hào)，而且此電路數(shù)據(jù)恢復(fù)速度快，數(shù)據(jù)即來(lái)即收，整個(gè)電路包括后繼功能電路都采用同一個(gè)時(shí)鐘，這使得系統(tǒng)電路設(shè)計(jì)十分簡(jiǎn)單、高效而且易于實(shí)現(xiàn)。
1．2 鎖相環(huán)及延時(shí)邏輯電路
一般的過(guò)采樣時(shí)鐘恢復(fù)設(shè)計(jì)都是用模擬鎖相環(huán)來(lái)產(chǎn)生4倍于發(fā)送端系統(tǒng)時(shí)鐘頻率的高頻時(shí)鐘并以此來(lái)對(duì)數(shù)據(jù)進(jìn)行過(guò)采樣，這樣功耗大不說(shuō)，其模擬和相應(yīng)的數(shù)字模塊設(shè)計(jì)也比較復(fù)雜。而本文設(shè)計(jì)的反饋調(diào)節(jié)電路，利用的是鎖相環(huán)里壓控振蕩器中的延時(shí)單元電路的延時(shí)能力，這既沒(méi)有增加鎖相環(huán)的設(shè)計(jì)難度，又簡(jiǎn)化了數(shù)字處理邏輯，而且降低了系統(tǒng)功耗，其鎖相環(huán)及其壓控振蕩器的延時(shí)單元結(jié)構(gòu)框圖如圖2和圖3所示，圖4為其延時(shí)邏輯電路，其中數(shù)據(jù)首先經(jīng)過(guò)此延時(shí)邏輯電路后分為三路，再通過(guò)零延時(shí)邏輯電路、四分之一延時(shí)邏輯電路、二分之一延時(shí)邏輯電路得到三路相差四分之一延時(shí)的信號(hào)。其信號(hào)之間的延時(shí)關(guān)系如圖5所示。

本文引用地址：http://m.butianyuan.cn/article/152237.htm

評(píng)論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉