嵌入式實(shí)時(shí)圖像處理系統(tǒng)中SDRAM控制器的實(shí)現(xiàn)

對該主控制器有以下兩點(diǎn)需要說明：
(1)器件僅在上電后進(jìn)行一次初始化配置，進(jìn)入正常工作狀態(tài)后就不再改變工作模式。初始化時(shí)序仿真結(jié)果，如圖4所示。

(2)當(dāng)SDRAM工作在全頁突發(fā)模式時(shí)，讀寫操作所訪問的地址將在頁內(nèi)循環(huán)，直至收到Burst-Termi-nate命令或Pre-charge命令。由于在Burst-Termi-nate命令后還需發(fā)出Pre-charge命令，才能保證芯片正常工作，因此設(shè)計(jì)采用了Pre-charge命令終止頁模式。為保證LENGTH數(shù)據(jù)中正確讀出或?qū)懭?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/SDRAM">SDRAM，發(fā)出Pre-charge命令時(shí)必須滿足一定的時(shí)序要求。對于讀操作，Pre-charge應(yīng)在最后一個(gè)有效輸出數(shù)據(jù)之前CL-l時(shí)鐘發(fā)出；對于寫操作，Pre-charge應(yīng)在最后一個(gè)有效輸入數(shù)據(jù)之后tDPL時(shí)間發(fā)出。圖5和圖6給出SDRAM控制器的讀寫操作時(shí)序仿真結(jié)果，其中，OUT_VALID及IN_VALID信號分別表明輸出及輸入數(shù)據(jù)有效。

3 結(jié) 語
針對實(shí)時(shí)圖像處理系統(tǒng)的特點(diǎn)，定制SDRAM控制器。在Altera公司的主流芯片Cyclone II(EP2C70F896C6)上成功地使用了Verilog HDL編程語言，其占用355個(gè)邏輯單元(不到FPGA總邏輯資源的1％)；4個(gè)M4K塊和1個(gè)PLL鎖相環(huán)。在320×240的實(shí)時(shí)紅外熱成像系統(tǒng)中，該SDRAM控制器的工作狀態(tài)良好，并可通過改變LENGTH參數(shù)而方便地用于任意分辨率的實(shí)時(shí)圖像處理系統(tǒng)中，可移植性強(qiáng)。