在Protel99SE下實現(xiàn)可編程邏輯器件設(shè)計

關(guān)鍵詞：可編程邏輯器件(ＰＬＤ)；硬件描述語言(ＣＵＰＬ)；Ｐｒｏｔｅｌ９９ｓｅ

１　引言

在以往的ＤＳＰ設(shè)計中，采用ＴＴＬ、ＣＭＯＳ電路和專用數(shù)字電路進行設(shè)計時，器件對電路的處理功能是固定的，用戶不能定義或修改其邏輯功能。但隨著電子技術(shù)的發(fā)展和工程對所需功能復(fù)雜程度的進一步提高，系統(tǒng)將需要很多芯片，這樣，在芯片之間，以及芯片和印刷電路板的布線和接點也相應(yīng)增多，因而導(dǎo)致系統(tǒng)的可靠性下降和功耗增加，這樣也就越來越不能滿足工程實際的需要。而大規(guī)模可編程邏輯器件?ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ?和基于芯片的ＥＤＡ?Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｃ電子設(shè)計自動化?工具軟件則可以解決這一問題。半導(dǎo)體技術(shù)的提高使ＡＳＩＣ?Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用途集成電路?設(shè)計技術(shù)日趨完善，同時可編程邏輯器件在結(jié)構(gòu)、工藝、集成度、功能、速度、靈活性等方面的改進和提高，也為高效率、高質(zhì)量、靈活設(shè)計數(shù)字系統(tǒng)提供了可靠性。此外，ＣＰＬＤ?Ｃｏｍｐｌｅｘ Ｐｒｏ-ｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ?或ＦＰＧＡ?Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ?技術(shù)的出現(xiàn)，又為ＤＳＰ提供了一種嶄新的方法，并使ＣＰＬＤ或ＦＰＧＡ設(shè)計的ＤＳＰ系統(tǒng)具有良好的實用性和極強的實時性。

在Ｐｒｏｔｅｌ９９ｓｅ嵌套的ＰＬＤ９９的開發(fā)環(huán)境下，可編程邏輯器件設(shè)計可以直接面向用戶要求，自上而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗證，直到生成能夠下載到器件的ＪＥＤ文件，該方法結(jié)構(gòu)嚴謹，易于操作，其設(shè)計流程如圖１所示。

２　實例介紹

在某工程中，要求利用ＳＹＮ０，ＳＹＮ１，ＳＹＮ２，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５作為同步信號進行６４個通道的選擇，以使６４個通道在不同時刻進行工作，電路產(chǎn)生的發(fā)射脈沖連接在６４個雙晶探頭上，然后將雙晶探頭產(chǎn)生的原始回波信號ａ１，ｂ１，ｃ１，ｄ１經(jīng)過ＡＤ８１８４?四選一開關(guān)?輸出到信號板進行處理。

３　設(shè)計過程

３．１ 確定設(shè)計目的

由于每一通道的電路都是相同的，考慮到硬件電路以及電路板容量的問題，可先將６４個通道分成１６組，即每塊電路ＰＣＢ板設(shè)計四個通道，這１６組利用ＳＹＮ２，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５和撥碼開關(guān)Ｓ１選通，然后利用ＳＹＮ０，ＳＹＮ１產(chǎn)生選通每塊電路板的四個通道的選通信號Ａ０、Ａ１和輸出使能ＥＮ，其電路原理如圖２所示，信號的先后次序及邏輯關(guān)系見圖３。

３．２ ＰＬＤ器件的選擇和輸入輸出的確定

由于ＣＵＰＬ語言與器件和生產(chǎn)廠家無關(guān)，根據(jù)設(shè)計目的和要求，最簡單、最常用的ＧＡＬ２２Ｖ１０可以作為目標(biāo)器件。根據(jù)ＧＡＬ２２Ｖ１０的技術(shù)資料和器件各個管腳的定義，可將同步信號ＳＹＮ０，ＳＹＮ１，ＳＹＮ２ ，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５和撥碼開關(guān)Ｓ１的四個管腳作為輸入信號，即選擇２～１１為輸入管腳，１３腳直接接地，１４～２０為輸出管腳，其中１４～１７腳用來進行通道選擇，１８、１９腳作為ＡＤ８１８４的選通信號，２０腳作為ＡＤ８１８４的輸出使能，參見圖２。

圖3 信號邏輯關(guān)系圖

３．３ 創(chuàng)建包括頭信息的源文件

在ＰＬＤ９９的開發(fā)環(huán)境下，根據(jù)上述設(shè)想及管腳分配，利用Ｐｒｏｔｅｌ９９ｓｅ模板和硬件描述語言ＣＵＰＬ定義輸入輸出管腳，以創(chuàng)建包括頭信息的文本文件Ｔａｎ-Ｓｈａｎｇ．ｐｌｄ，然后用ＣＵＰＬ語言寫出如下的中間變量邏輯式和邏輯等式?注：由于描述變量ＥＮ的乘積項過多，故將變量ＥＮ分成中間變量ＥＮ１和ＥＮ２?，并完善文本文件。經(jīng)過一系列設(shè)置后便可編譯原文件，編譯成功后會提示Ｃｏｍｐｉｌａｔｉｏｎ ｓｕｃｃｅｓｓｆｕｌ，方法如下：

／＊＊ Ｄｅｃｌａｒａｔｉｏｎｓ ａｎｄ Ｉｎｔｅｒｍｅｄｉａｔｅ Ｖａｒｉａｂｌｅｓ ＊＊／

ＥＮ１＝!(ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙｎ４ ＆ ｓｙｎ５

＃!ｋ１ ＆ ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ !ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙｎ４ ＆ ｓｙｎ５

＃ｋ１ ＆ !ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ ｓｙｎ２ ＆ !ｓｙｎ３ ＆ ｓｙｎ４ ＆ ｓｙｎ５

＃!ｋ１ ＆ !ｋ２ ＆ ｋ３ ＆ ｋ４ ＆ !ｓｙｎ２ ＆!ｓｙｎ３ ＆ ｓｙｎ４ ＆ ｓｙｎ５

＃ｋ１ ＆ ｋ２ ＆ !ｋ３ ＆ ｋ４ ＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆ ?。螅睿?＆ ｓｙｎ５

＃!ｋ１ ＆ ｋ２ ＆ !ｋ３ ＆ ｋ４ ＆ !ｓｙｎ２ ＆ ｓｙｎ３ ＆ ?。螅睿?＆ ｓｙｎ５

＃ｋ１ ＆ ?。耄?＆ ！ｋ３ ＆ ｋ４ ＆ ｓｙｎ２ ＆ ?。螅睿?＆ ?。螅睿?＆ ｓｙｎ５

＃?。耄?＆ ?。耄?＆ ?。耄?＆ ｋ４ ＆ ?。螅睿?＆?。螅睿?＆ ?。螅睿?＆ ｓｙｎ５??

ＥＮ２＝?。ǎ耄?＆ ｋ２ ＆ ｋ３ ＆ ?。耄?＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆ ｓｙｎ４ ＆ ?。螅睿?/P>

＃?。耄?＆ ｋ２ ＆ ｋ３ ＆ ?。耄?＆ ?。螅睿?＆ ｓｙｎ３ ＆ ｓｙｎ４ ＆?。螅睿?/P>

＃ｋ１ ＆ ?。耄?＆ ｋ３ ＆?。耄?＆ ｓｙｎ２ ＆?。螅睿?＆ ｓｙｎ４ ＆ ！ｓｙｎ５

＃?。耄?＆ ?。耄?＆ ｋ３ ＆ ?。耄?＆ ?。螅睿?＆ ！ｓｙｎ３ ＆ ｓｙｎ４ ＆ ?。螅睿?/P>

＃ｋ１ ＆ ｋ２ ＆ ?。耄?＆ ?。耄?＆ ｓｙｎ２ ＆ ｓｙｎ３ ＆?。螅睿?＆ ?。螅睿?/P>

＃?。耄?＆ ｋ２ ＆ ?。耄?＆ ?。耄?＆ ?。螅睿?＆ ｓｙｎ３ ＆ ?。螅睿?＆! ｓｙｎ５

＃ｋ１ ＆ !ｋ２ ＆ !ｋ３ ＆ !ｋ４ ＆ ｓｙｎ２ ＆!ｓｙｎ３ ＆ !ｓｙｎ４ ＆ !ｓｙｎ５

＃!ｋ１ ＆ !ｋ２ ＆ !ｋ３ ＆ !ｋ４ ＆!ｓｙｎ２ ＆ !ｓｙｎ３ ＆!ｓｙｎ４ ＆!ｓｙｎ５);／＊＊ Ｌｏｇｉｃ Ｅｑｕａｔｉｏｎｓ ＊＊／

ＥＮ＝ＥＮ１＆ＥＮ２?

Ａ１＝!ｓｙｎ１ ＆!ＥＮ?

Ａ０＝!ｓｙｎ０ ＆!ＥＮ?

ａ＝!Ａ１＆!Ａ０＆ !ＥＮ?

ｂ＝!Ａ１＆Ａ０＆ !ＥＮ?

ｃ＝Ａ１＆!Ａ０＆ !ＥＮ?

ｄ＝Ａ１＆Ａ０＆!ＥＮ?

圖4 查看波形輸出文件

３．４ 設(shè)置仿真向量

通過創(chuàng)建仿真測試文件ＴａｎＳｈａｎｇ．ＳＩ可進行仿真測試，以產(chǎn)生如圖３的仿真波形，當(dāng)編譯和仿真成功后，即可得到可下載到可編程邏輯器件的ＪＥＤ文件。該仿真測試文件Ｔａｎｓｈａｎｇ．ＳＩ如下：

ＯＲＤＥＲ：ｓｙｎ５，ｓｙｎ４，ｓｙｎ３，ｓｙｎ２，ｓｙｎ１，ｓｙｎ０，ｋ４，ｋ３，ｋ２，ｋ１，ＯＥ，ＥＮ，Ａ１，Ａ０，ａ，ｂ，ｃ，ｄ；

ＶＥＣＴＯＲＳ：

００００００００００１ＬＨＨＬＬＬＨ

０００００１００００１ＬＨＬＬＬＨＬ

００００１０００００１ＬＬＨＬＨＬＬ

００００１１００００１ＬＬＬＨＬＬＬ

從仿真結(jié)果很明顯地可以看出：撥碼開關(guān)的四位Ｋ１，Ｋ２，Ｋ３，Ｋ４分別代表００～０Ｆ（十六進制碼）這１６組，而每組的四個通道的輸出為ａ，ｂ，ｃ，ｄ；由于ＳＹＮ０，ＳＹＮ１，ＳＹＮ２，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５可組成００～３Ｆ（十六進制碼）共６４個通道，從而實現(xiàn)了利用ＳＹＮ０，ＳＹＮ１，ＳＹＮ２，ＳＹＮ３，ＳＹＮ４，ＳＹＮ５分時選通６４個通道回波信號的功能。由于ＥＮ始終為低電平信號，因此保證了ＡＤ８１８４的選通信號能夠起作用。

４　結(jié)論

利用Ａｄｖａｎｃｅｄ Ｐｒｏｔｅｌ ＰＬＤ９９的硬件描述語言ＣＵＰＬ進行ＰＬＤ設(shè)計，具有設(shè)計簡單、可操作性強的優(yōu)點，在采用可編程邏輯器件進行系統(tǒng)設(shè)計時，由于其硬件描述語言ＣＵＰＬ能夠定義內(nèi)部邏輯和外接管腳的功能，而且在設(shè)計中根本不必考慮邏輯器件內(nèi)部連線和組合邏輯陣列?Ｉｎｔｅｒｃｏｎｎｅｃｔ Ａｎｄ Ｃｏｍｂｉｎａｔｏ-ｒｉａｌ Ｌｏｇｉｃａｌ?，再加上除了系統(tǒng)行為和功能描述外，所有設(shè)計過程都可以用計算機自動完成，所以，通過可編程邏輯器件?ＦＰＧＡ?等開發(fā)工具，在實驗室就可以設(shè)計出專用的集成電路，從而真正實現(xiàn)電子設(shè)計自動化。由此可見：該方法并為數(shù)字系統(tǒng)的設(shè)計提供了非常方便的手段，靈活地解決了眾多復(fù)雜的工程實踐問題，從而可大大縮短研發(fā)時間。