基于FPGA的通信接口模塊設(shè)計(jì)與實(shí)現(xiàn)
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時(shí)間：2012-08-27
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2．3 狀態(tài)數(shù)據(jù)處理邏輯
由于各個(gè)前端受控模塊下行數(shù)據(jù)量較少、數(shù)據(jù)間時(shí)間間隔較大，而FPGA內(nèi)部數(shù)據(jù)處理速度遠(yuǎn)快于外部接口，因此不存在某一受控模塊始終占據(jù)總線(xiàn)的情況。這樣不需要考慮按照請(qǐng)求到來(lái)時(shí)間順序進(jìn)行處理請(qǐng)求，而是狀態(tài)數(shù)據(jù)處理邏輯接到受控模塊接口的總線(xiàn)請(qǐng)求后，按照固定的優(yōu)先級(jí)處理。
2．4 三線(xiàn)制同步串行口
三線(xiàn)制同步串行接口的邏輯結(jié)構(gòu)如圖6所示。三線(xiàn)制同步串行口接收模塊可分為數(shù)據(jù)接收和數(shù)據(jù)接收緩存兩部分。數(shù)據(jù)接收部分由移位寄存器組成。移位寄存器受接收的時(shí)鐘信號(hào)控制，實(shí)現(xiàn)串并轉(zhuǎn)換，數(shù)據(jù)接收完成后，直接輸出到數(shù)據(jù)接收緩存。數(shù)據(jù)接收緩存設(shè)置2級(jí)異步FIFO，實(shí)現(xiàn)跨時(shí)鐘域變換。當(dāng)緩存中有數(shù)據(jù)時(shí)，向狀態(tài)信息處理模塊發(fā)出請(qǐng)求，等待讀出數(shù)據(jù)。本文引用地址：http://m.butianyuan.cn/article/154067.htm
三線(xiàn)制同步串行口發(fā)送模塊同樣可分為兩部分：數(shù)據(jù)發(fā)送緩存和數(shù)據(jù)發(fā)送。數(shù)據(jù)發(fā)送部分主要是由移位寄存器、移位計(jì)數(shù)器組成。根據(jù)不同的數(shù)據(jù)長(zhǎng)度設(shè)置不同長(zhǎng)度的移位寄存器，實(shí)現(xiàn)數(shù)據(jù)的并行輸入和串行移出。移位計(jì)數(shù)器控制數(shù)據(jù)移出的個(gè)數(shù)，同時(shí)控制時(shí)鐘信號(hào)和幀同步信號(hào)的產(chǎn)生。數(shù)據(jù)緩存部分根據(jù)傳輸數(shù)據(jù)的不同而不同。對(duì)于周期性控制命令設(shè)置一級(jí)緩存，當(dāng)新數(shù)據(jù)來(lái)時(shí)緩存被新數(shù)據(jù)覆蓋。對(duì)于非周期控制命令設(shè)置4級(jí)FIFO，由于非周期控制命令較少，4級(jí)緩存已經(jīng)足夠。數(shù)據(jù)緩存部分優(yōu)先發(fā)送非周期控制命令。
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