DVB-S射頻調(diào)制的FPGA實(shí)現(xiàn)
1 系統(tǒng)構(gòu)架
AD9789[3] 14 bit TxDAC芯片內(nèi)部集成了QAM編碼器、內(nèi)插器和數(shù)字上變頻器,可為有線基礎(chǔ)設(shè)施實(shí)現(xiàn)2.4 GHz的采樣率。AD9789 TxDAC支持DOCSIS-III、DVB_C 2個(gè)標(biāo)準(zhǔn),并不支持DVB-S標(biāo)準(zhǔn)。配置選項(xiàng)可以設(shè)置數(shù)據(jù)路徑來(lái)為QAM編碼器和SRRC濾波器設(shè)置旁路,從而使DAC能夠用于諸如無(wú)線基礎(chǔ)設(shè)施等多種應(yīng)用中。本文就是利用這一點(diǎn)實(shí)現(xiàn)了DVB_S的射頻調(diào)制,在FPGA內(nèi)部實(shí)現(xiàn)DVB-S信道編碼[3](隨機(jī)化、RS編碼、卷積交織、卷積壓縮編碼)、星圖映射、SRRC 濾波器(滾降系數(shù)為0.35),經(jīng)ODDR模塊給AD9789提供復(fù)數(shù)數(shù)據(jù)。其射頻調(diào)制方案如圖1所示。本文引用地址:http://m.butianyuan.cn/article/157176.htm
2 可變符號(hào)率的設(shè)計(jì)
DVB-S調(diào)制器符號(hào)率一般支持1 MS/s~45 MS/s可調(diào),這就需要對(duì)TS流進(jìn)行速率調(diào)整。整個(gè)DVB_S信道編碼有2次速率的變化:(1)RS編碼,它將188的包結(jié)構(gòu)變成204的包結(jié)構(gòu),數(shù)據(jù)輸出的速率為輸入的204/188倍。(2)卷積壓縮編碼,由于卷積壓縮編碼采用不同的編碼比率,如1/2、2/3、3/4、5/6、7/8,對(duì)應(yīng)的輸出數(shù)據(jù)速率就變成輸入數(shù)據(jù)速率的1、3/4、2/3、3/5、4/7倍,針對(duì)符號(hào)率的設(shè)計(jì),本文提出了符號(hào)率的設(shè)計(jì)公式:FBAND=A×204/188×8×1/2×(N/N-1),其中A為T(mén)S流的輸入數(shù)據(jù)速率,N的取值為2、3、4、6、7,之所以乘以8是因?yàn)樵诰矸e編碼時(shí)要進(jìn)行數(shù)據(jù)的并串轉(zhuǎn)換。
本文采用插空包的方式實(shí)現(xiàn)RS編碼速率調(diào)整,其設(shè)計(jì)思路是在信道編碼之前對(duì)TS流進(jìn)行一次速率調(diào)整,將188的數(shù)據(jù)包變成204的數(shù)據(jù)包,這樣大大簡(jiǎn)化了后端的設(shè)計(jì),具體的操作就是通過(guò)FIFO實(shí)現(xiàn),由于TS流速率慢,所以先寫(xiě)FIFO,等到寫(xiě)滿一半,開(kāi)始讀,讀的時(shí)候每次只讀188個(gè)數(shù)據(jù),然后再在其后添加16 B數(shù)據(jù),添加0即可,這樣就變成了204個(gè)字節(jié)的包結(jié)構(gòu)。由于讀的速率很快,有可能讀空,所以要判斷FIFO內(nèi)部所剩下的數(shù)據(jù),當(dāng)不滿188 B時(shí),就插入204 B的空包,這樣可以保證速率調(diào)整之后的數(shù)據(jù)是連續(xù)的。符號(hào)率的設(shè)計(jì)公式變成:FBAND=B×8×1/2×(N/N-1),只需要改變B及N的值就可以實(shí)現(xiàn)符號(hào)率的可變。
針對(duì)卷積壓縮編碼速率調(diào)整,本文采用重配置DCM[4]與FIFO結(jié)合的方式實(shí)現(xiàn),由于調(diào)制采用不同的編碼率,導(dǎo)致輸出的數(shù)據(jù)速率是可變的,這就使得數(shù)據(jù)的輸出時(shí)鐘是輸入時(shí)鐘的非整數(shù)倍,很難做到小數(shù)分頻,所以提出了用重配置DCM的方式提供可靠的時(shí)鐘對(duì)應(yīng)關(guān)系。經(jīng)卷積壓縮編碼后的數(shù)據(jù)輸出是不連續(xù)的,為了便于后續(xù)數(shù)據(jù)升采樣的處理,通過(guò)一個(gè)FIFO將數(shù)據(jù)打成勻速的。
3 AD9789基本結(jié)構(gòu)[5]
AD9789 包含一個(gè)用于器件配置和狀態(tài)寄存器回讀的 SPI(串行外設(shè)接口)端口。靈活的數(shù)字接口可以適應(yīng)4 bit~32 bit的數(shù)據(jù)總線寬度,并且可以接收實(shí)數(shù)或復(fù)數(shù)數(shù)據(jù),最多可接收4路輸入信號(hào)。每一路信號(hào)最大能經(jīng)過(guò)5級(jí)半帶插值濾波,插值之后的數(shù)據(jù)與NCO生成的正余弦信號(hào)相乘,再經(jīng)過(guò)通道增益變化,4路信號(hào)相加后再通過(guò)總增益調(diào)整、16倍插值和帶通濾波器實(shí)現(xiàn)數(shù)字上變頻,最后經(jīng)數(shù)模轉(zhuǎn)換輸出,其原理如圖2所示。4個(gè)通道的基帶處理模塊內(nèi)部結(jié)構(gòu)相同,如圖3所示。在本設(shè)計(jì)中,旁路掉QAM編碼器和SRRC濾波器,經(jīng)過(guò)5級(jí)半帶插值后,通過(guò)調(diào)節(jié)P/Q值,可實(shí)現(xiàn)不同符號(hào)率的調(diào)整。
4 AD9789上變頻原理及配置流程[5]
基帶信號(hào)經(jīng)過(guò)插值后與NCO生成的正余弦信號(hào)相乘,從而把基帶信號(hào)頻譜調(diào)制到0~fDAC/16之間完成基帶調(diào)制,即實(shí)現(xiàn)圖4(a)~圖(b)的轉(zhuǎn)換。經(jīng)過(guò)16倍插值濾波器后,形成16個(gè)奈奎斯特區(qū),后15個(gè)區(qū)內(nèi)的頻譜為第1奈奎斯特區(qū)基帶調(diào)制信號(hào)的鏡像頻譜,通過(guò)配置帶通濾波器的中心頻率,可濾除不需要的15個(gè)鏡像,得到要想的調(diào)制信號(hào),如圖4(c)所示。AD9789的這種特殊架構(gòu),使得輸出的調(diào)制信號(hào)頻率范圍為0~fDAC,而fDAC最高可達(dá)2.4 GHz,完全可以滿足DVB-S標(biāo)準(zhǔn)L波段輸出的要求。
AD9789通過(guò)SPI接口進(jìn)行參數(shù)配置,配置時(shí)鐘SCLK不能超過(guò)25 MHz。寫(xiě)操作時(shí),在SCLK上升沿有效。讀操作時(shí),數(shù)據(jù)在SCLK下降沿有效。AD9789的配置指令由指令控制字和操作數(shù)2部分組成。指令控制字包括3部分:讀寫(xiě)操作指示位、一次讀寫(xiě)的字節(jié)個(gè)數(shù)和起始寄存器的地址。如果執(zhí)行寫(xiě)操作,操作數(shù)就是要寫(xiě)入寄存器的值。如果執(zhí)行讀操作,則操作數(shù)就是從相應(yīng)寄存器中讀到的值。缺省情況下,SDIO是輸入,SDO是輸出,讀寫(xiě)數(shù)據(jù)高位在前。
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