針對下一代LTE基站發(fā)射機(jī)的RF IC集成設(shè)計(jì)策略

從3G升級到LTE-Advance，對下一代移動通信基礎(chǔ)設(shè)施的設(shè)備和器件供應(yīng)商提出了諸多挑戰(zhàn)。下一代無線設(shè)備要求支持更寬的信號帶寬、更復(fù)雜的調(diào)制方式，以便在全球范圍內(nèi)部署的各種運(yùn)行頻段上都能獲得更高的數(shù)據(jù)速率。因此，噪聲、信號線性度、功耗和外形尺寸等性能都非常關(guān)鍵，對這些性能的要求也更苛刻。此外，元器件供應(yīng)商同樣被要求降低元器件的成本和尺寸以支持更高密度的應(yīng)用。

射頻芯片(RF IC)設(shè)計(jì)師面臨的挑戰(zhàn)也將日益艱巨，因?yàn)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/集成">集成方案必須具有或超過分立元器件實(shí)現(xiàn)的性能。在采用分立元器件實(shí)現(xiàn)方案時，系統(tǒng)設(shè)計(jì)師可以分別采取不同技術(shù)(如GaAs、Si Bipolar或CMOS)進(jìn)行最優(yōu)化的設(shè)計(jì)。但對那些想通過單一工藝技術(shù)提供更高集成度的RF IC設(shè)計(jì)師來說，選擇最佳工藝技術(shù)所面臨的最大挑戰(zhàn)是靈活性。

在基站的發(fā)送器內(nèi)，模擬I/Q調(diào)制器是決定發(fā)送信號路徑的本底噪聲和線性度的關(guān)鍵RF IC器件，不允許為降低尺寸、功耗或成本而犧牲性能。

幸運(yùn)的是，SiGe BiCMOS工藝技術(shù)可實(shí)現(xiàn)更高集成度而又不犧牲性能。這些工藝通常能提供多種速度類別的SiGe NPN晶體管，在某些情況下還能提供一倍(更多時候是兩倍)于CMOS晶體管特征尺寸的互補(bǔ)高性能PNP晶體管。在此基礎(chǔ)上，還能增加MIM電容、薄膜電阻以及更重要的多層厚銅和鋁金屬膜。這些特性能夠幫助設(shè)計(jì)師在單芯片上實(shí)現(xiàn)多個高性能的功能模塊，從而大大降低功耗、縮小體積，并保持很高的性能。



發(fā)射機(jī)板級設(shè)計(jì)的一個重要方面是用于各個上變頻和下變頻轉(zhuǎn)換電路的本振時鐘的合成和分配。基站本振時鐘的分配必須保持到PCB所有遠(yuǎn)距離位置的相位一致性，而且必須具有低的帶內(nèi)噪聲、寬帶噪聲以及總雜散噪聲。混頻器性能與驅(qū)動它的本振性能一樣，因此高質(zhì)量的本振是提高發(fā)射機(jī)總體性能的關(guān)鍵。此外，本振信號上很小的相位噪聲或雜散分量都有可能在模擬信號路徑中引入足夠大的能量，導(dǎo)致發(fā)射機(jī)不能滿足一些主要的蜂窩通信標(biāo)準(zhǔn)(MC-GSM、WCDMA、LTE、WiMAX)規(guī)定的雜散干擾指標(biāo)。這些標(biāo)準(zhǔn)要求的本振頻率范圍為約500MHz至接近4GHz，這意味著用于本振時鐘分配的版圖設(shè)計(jì)必須十分小心。從本振產(chǎn)生到最后終結(jié)的走線長度應(yīng)盡可能短，但如果本振合成器必須饋送到多個不同器件時，這個要求就很難滿足。一種解決方案是將公共的低頻參考時鐘饋送到每個本振附近的獨(dú)立PLL合成器，但這會占用很大的PCB面積。

通過集成先進(jìn)的小數(shù)N分頻PLL和VCO，ADRF670x系列集成式調(diào)制器解決了上述許多問題。使用硅鍺技術(shù)能讓內(nèi)置VCO的正交調(diào)制器和混頻器的動態(tài)范圍達(dá)到業(yè)界領(lǐng)先水平，并且具有競爭優(yōu)勢的性能，而體積顯著小于外接VCO/PLL解決方案。VCO在上層厚金屬層中實(shí)現(xiàn)，可將高Q值的片上電感用作LC電路的一部分。VCO電容是用MOS開關(guān)型MIM電容組成的，因此允許VCO在寬頻范圍內(nèi)切換頻率，并具有較低的相位噪聲。每次編程PLL頻率時都會自動調(diào)整頻帶，因而能提供獨(dú)立和可靠的解決方案。在初始化完成后，頻帶大小的選擇要確保器件能在整個溫度范圍內(nèi)正常工作。厚金屬層還用來集成具有出色反射損耗的輸出平衡不平衡轉(zhuǎn)換器(Balun)。ADRF670x系列由4個頻率參數(shù)互相重疊的成員組成，覆蓋從400MHz至3GHz的頻率范圍和頻帶，每個成員都是根據(jù)1dB和3dB通帶上的輸出Balun帶寬定義的。