基于FPGA的數(shù)字下變頻的研究與實(shí)現(xiàn)
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(1)由于系數(shù)的對(duì)稱性，可將有相同濾波系數(shù)的輸入數(shù)據(jù)先進(jìn)行相加，只用其中4個(gè)系數(shù)，簡化結(jié)構(gòu)，節(jié)約資源。輸人數(shù)據(jù)為12 b，相加后位寬擴(kuò)展一位為13 b。
(2)采用全并行的DA結(jié)構(gòu)，每一位數(shù)據(jù)都有一個(gè)深度為24的查找表，將數(shù)據(jù)每3位分為一組，最后一組為4位，每組查表結(jié)果移位相對(duì)應(yīng)位數(shù)后相加，結(jié)果輸入兩級(jí)流水線加法器陣，最后得到濾波輸出值。
(3)設(shè)計(jì)中應(yīng)注意的三個(gè)問題：
①濾波器系數(shù)的量化，把系數(shù)擴(kuò)大2L倍，最后輸出右移L位即可。
②查找表的建立。由于只有4個(gè)系數(shù)，不用對(duì)系數(shù)進(jìn)行分組分別查表以節(jié)省查找表資源。
③運(yùn)算中數(shù)據(jù)位數(shù)的處理，不要溢出。
第二級(jí)濾波器的實(shí)現(xiàn)跟第一級(jí)濾波器類似。本文引用地址：http://m.butianyuan.cn/article/158029.htm
4 仿真及結(jié)果分析
FPGA芯片采用Altera公司的StratixⅡEP2S15F484C3，在QuartusⅡ7．2中布局布線后，資源消耗情況如表2所示。
電路最大運(yùn)行頻率為176．15 MHz，滿足要求。產(chǎn)生一個(gè)頻譜帶寬為5 MHz的掃頻信號(hào)，將該信號(hào)用頻率為70 MHz的余弦信號(hào)混頻到中頻處，將其采樣后的值導(dǎo)入ModelSim 6．0中進(jìn)行仿真，時(shí)序仿真結(jié)果如圖2所示。
圖2中上方為輸入中頻信號(hào)，下方為輸出I路信號(hào)。由圖可見，I路得到了原掃頻信號(hào)，驗(yàn)證了設(shè)計(jì)的正確性。
下面考慮另一種下變頻方案進(jìn)行比較。如果對(duì)相同的信號(hào)以60 MHz的速率進(jìn)行采樣，則NCO的頻率為10 MHz，正余弦樣本值的周期為6，需要用到兩個(gè)乘法器進(jìn)行混頻，設(shè)計(jì)出的濾波器階數(shù)也增加了。布局布線后消耗的FPGA資源超過了前面的設(shè)計(jì)。
5 結(jié) 語
由以上討論可知，選擇合適的采樣率的好處如下：
(1)可以減少NCO的樣本值數(shù)，從而減少混頻時(shí)的資源消耗；
(2)可以簡化抽取濾波器的設(shè)計(jì)。
同時(shí)，使用基于并行DA算法的濾波器，則可以用較小的硬件資源實(shí)現(xiàn)高速率的濾波功能。正是基于以上優(yōu)點(diǎn)，本文設(shè)計(jì)的數(shù)字下變頻方案以較少的資源完成了信號(hào)的數(shù)字下變頻，有重要的實(shí)用價(jià)值。
評(píng)論