CMOS振蕩器設(shè)計(jì)
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本文基于STMicroelectronics的90nm CMOS混合信號(hào)工藝，采用Cadence Virtuoso 設(shè)計(jì)軟件，使用Analog Environment 中的Spectre仿真器進(jìn)行仿真。由于電路完全與數(shù)字集成電路工藝兼容，因此也可以采用諸如硬件描述語言來設(shè)計(jì)電路。
由32 級(jí)環(huán)形振蕩器構(gòu)成的數(shù)控振蕩器DCO 在Cadence Virtuoso 中的仿真電路如圖3 所示，在本文的仿真中，是使用直流電壓作為控制DCO 各級(jí)環(huán)形振蕩器打開或者關(guān)閉的輸入信號(hào)。
圖3 32級(jí)的DCO結(jié)構(gòu)仿真電路圖
電路中電源電壓VDD=1.2V，所有MOSFET 均采用9 0 n m 工藝庫中的標(biāo)準(zhǔn)電壓晶體管，S V T（Standard Vol tage Tr ansi st or ），其閾值電壓為Vthn=0.3V，|Vthp|=0.3V。當(dāng)32級(jí)環(huán)形振蕩器逐級(jí)打開，數(shù)控振蕩器輸出波形的振蕩頻率也逐級(jí)上升，整個(gè)數(shù)控振蕩器的頻率調(diào)節(jié)范圍如圖4 所示。
圖4 DCO輸出頻率調(diào)節(jié)曲線
當(dāng)32 級(jí)DCO中的18 級(jí)環(huán)形振蕩器打開的時(shí)候，DCO 的相位噪聲如圖5 所示。相位噪聲由Spectre 仿真器的pss 分析和pnoi se 分析測得。
圖5 打開18 級(jí)時(shí)的DCO相位噪聲
該32 級(jí)數(shù)控振蕩器的相位噪聲和功耗如表1 所示，隨著環(huán)形振蕩器逐級(jí)打開，相位噪聲和功耗都明顯上升，這是獲得高頻率輸出波形所付出的性能代價(jià)。先測得單個(gè)反相器的平均電流，測得各個(gè)打開的反相器平均電流均約為14 μ A，由下式可以得到電路的總功耗，式中N 為打開的環(huán)形振蕩器級(jí)數(shù)。
為了研究環(huán)形振蕩器級(jí)數(shù)對頻率調(diào)節(jié)范圍的影響，將數(shù)控振蕩器的級(jí)數(shù)減少至18 級(jí)或12 級(jí)，再分別測試其頻率調(diào)節(jié)范圍。三種不同級(jí)數(shù)數(shù)控振蕩器調(diào)節(jié)范圍的對比如圖6 所示，不同級(jí)數(shù)的數(shù)控振蕩器fmax 相等，但fmin 隨著數(shù)控振蕩器的總級(jí)數(shù)增加而減小，且KDCO 也變小，調(diào)節(jié)線性度更好。
圖6 不同級(jí)數(shù)數(shù)控振蕩器的頻率調(diào)節(jié)范圍
表1 數(shù)控振蕩器不同級(jí)打開時(shí)的相位噪聲和功耗
進(jìn)一步測試器件尺寸對數(shù)控振蕩器性能的影響，當(dāng)器件寬度Wn 和Wp 增加，反相器中的平均電流增加，可以輸出更高的頻率并減小電路中器件噪聲導(dǎo)致的相位噪聲，這對高性能電路是有意義的，但電路功耗也隨之增加。對于18 級(jí)數(shù)控振蕩器，保持電路中全部MOSFET 的溝道長度不變，同時(shí)增大圖2（b）中的NMOS 管M2、M3 的Wn和PMOS 管M0、M1 的Wp至原尺寸的1.5 倍后測得的頻率調(diào)節(jié)范圍如圖7 所示，全部環(huán)形振蕩器共18 級(jí)打開后的DCO 功耗 及相位噪聲如表2 所示。
表2 器件尺寸不同時(shí)測得的功耗及相位噪聲
圖7 器件尺寸不同時(shí)測得的頻率調(diào)節(jié)范圍對比
4 結(jié)論
該數(shù)控振蕩器結(jié)構(gòu)采用全靜態(tài)CMOS 邏輯電路來設(shè)計(jì)，獲得了線性度較好的頻率調(diào)節(jié)范圍，在90nm混合信號(hào)工藝條件下全DCO電路功耗在3mV左右，10MHz處相位噪聲低于-110 dBc/Hz，性能相比傳統(tǒng)LC 壓控振蕩器有過之而無不及，非常適合應(yīng)用于高性能數(shù)字電路中。在用該數(shù)控振蕩器結(jié)構(gòu)設(shè)計(jì)DPLL 時(shí)，應(yīng)進(jìn)一步增加環(huán)形振蕩器級(jí)數(shù)以提供線性度更好的可調(diào)輸出頻率范圍，并需要前置數(shù)字環(huán)形濾波器提供相配合的控制信號(hào)。
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