基于Spartan-6的16路高速串行傳輸?shù)脑O計與實現(xiàn)
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2．2 OSERDES
同樣，每一款Spartan-6型號FPGA的IOB的輸出SerDes都可以用OSERDES2源語來實例化。其結構和源語操作方式以及轉換速率比與ISER-DES2源語類似，在SDR模式下，可以實現(xiàn)1bit串行數(shù)據(jù)到生成2、3、4bit的并行數(shù)據(jù)的轉換；在差分輸出方式下，可以實現(xiàn)1bit串行數(shù)據(jù)到5、6、7及8bit并行數(shù)據(jù)的轉換。下圖為OSERDES2模塊以8：1的轉換率配置下差分輸出的級聯(lián)圖。
圖3 OSERDES 8：1差分輸出級聯(lián)拓撲圖本文引用地址：http://m.butianyuan.cn/article/162171.htm
當兩個OSERDES2級聯(lián)時，其中一個是主模式，一個是從模式，表2顯示了兩個OSERDES2源語級聯(lián)時的數(shù)據(jù)位高低連接方式
3 Spartan-6的1 6路高速串行傳輸的設計
兩片XC6SLX150 FPGA之間以16路高速數(shù)據(jù)相互通信，其中還需要一路源同步時鐘，一路標志信號用來使能片間數(shù)據(jù)的收發(fā)控制，每片F(xiàn)PGA需要一個400MHz的時鐘輸入作為高速數(shù)據(jù)發(fā)送時鐘。其基本的發(fā)送拓撲圖如下：
接收時鐘直接使用源同步時鐘，發(fā)送時鐘采用輸入到FPGA的400MHz的時鐘。接收的數(shù)據(jù)送到一個128×1024的fifo中，然后進行處理，將數(shù)據(jù)送到發(fā)送模塊，發(fā)送給相連的FPGA中，另一片F(xiàn)PGA做同樣的處理。
3．1 發(fā)送模塊
發(fā)送模塊采用輸入到FPGA的400MHz的時鐘作為發(fā)送時鐘源，首先經(jīng)BUFI02后送入PLL，產生一個800MHz的采樣發(fā)送時鐘和一個100MHz的FPGA內部邏輯時鐘，再通過一個BUFPLL驅動用于后續(xù)的邏輯。發(fā)送時鐘的產生模塊如圖5所示。
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