步進(jìn)電機(jī)加減速控制器的設(shè)計(jì)

步進(jìn)電機(jī)的升速過(guò)程可按以下步驟進(jìn)行處理。
(1)若實(shí)際運(yùn)行速度為fg，從(3．4)式中可算出升速時(shí)間為：

(2)將升速段均勻地離散為n段即為階梯升速的分檔數(shù)，上升時(shí)間為tr，則每檔速度保持時(shí)間為：

程序執(zhí)行過(guò)程中，對(duì)每檔速度都要計(jì)算在這檔速度應(yīng)走的步數(shù)，然后以遞減方式檢查，即每走一步，每檔步數(shù)減1。當(dāng)減至零時(shí)，表示該檔速度應(yīng)走的步數(shù)己走完，應(yīng)進(jìn)入下一檔速度。一直循環(huán)到給出的速度大于或等于給定的速度為止。減速過(guò)程與升速過(guò)程剛好相反。

2 頻率脈沖的實(shí)現(xiàn)
頻率脈沖模塊的核心是可控分頻器，由外部的晶振產(chǎn)生標(biāo)準(zhǔn)頻率，只要在分頻器的輸入端輸入相應(yīng)的分頻系數(shù)，就可以得到所需的頻率。本模塊是利用VHDL硬件描述語(yǔ)言，通過(guò)QuartusII開(kāi)發(fā)平臺(tái)，使用Altera公司的FPGA，設(shè)計(jì)了一種能夠滿(mǎn)足上述各種要求的較為通用的可控分頻器。圖2為分頻器的原理圖，圖3為分頻器的仿真波形圖。

3 結(jié)語(yǔ)
基于硬件描述語(yǔ)言VHDL設(shè)計(jì)的控制器具有開(kāi)發(fā)設(shè)計(jì)周期短、風(fēng)險(xiǎn)低、系統(tǒng)集成度高、功耗低等優(yōu)點(diǎn)，將是芯片設(shè)計(jì)的主流方向。開(kāi)放式數(shù)控系統(tǒng)中，研究實(shí)現(xiàn)能硬件復(fù)用的加減速模塊以及相關(guān)功能模塊，利用可編程邏輯器件FPGA的可重構(gòu)能力，能按需求靈活實(shí)現(xiàn)功能全定制的運(yùn)動(dòng)控制芯片。本文設(shè)計(jì)了自動(dòng)磨邊機(jī)中的指數(shù)加減速控制器。在此基礎(chǔ)上，只需擴(kuò)展相應(yīng)個(gè)數(shù)的加減速模塊即可實(shí)現(xiàn)多軸聯(lián)動(dòng)加減速控制。