基于CPLD的清分機(jī)紙幣圖像采集系統(tǒng)

3.2參數(shù)確定

根據(jù)CIS SV233A4W傳感器特性可知，啟動脈沖SP的脈寬應(yīng)大于100 ns，而移位時鐘CIS1_CLK最大頻率為5MHz。脈寬大于50 ns，采樣一行的典型時間是0.5 ms。若每張鈔票需采樣60行，則一張鈔票最少需要30 ms，1分鐘最多可采樣1800張鈔票。傳感器的輸出數(shù)據(jù)相對于移位時鐘的延時為68ns，所以A／D轉(zhuǎn)換器AD9822的讀取時鐘S1_CLK2與移位時鐘CIS1_CU(需滿足上述關(guān)系。由A／D轉(zhuǎn)換器AD9822的特性可知，讀取時鐘S1_CLK2的脈寬大于10 ns，輸出時鐘AD1_CLK大于30 ns。S1_CLK2的頻率與CIS1_CLK相同，AD1_CLK的頻率應(yīng)該是S1_CLK2的3倍頻(3通道SHA模式)，而相位應(yīng)在S1_CLK2之后。

3.3設(shè)計實(shí)現(xiàn)

CPLD的內(nèi)部結(jié)構(gòu)如圖4所示。CLOCK(50 MHz)為系統(tǒng)的基準(zhǔn)時鐘，通過分頻器件DIV_N產(chǎn)生不同倍率的分頻時鐘。DIV_N輸出的分頻時鐘(S1、AD1、WR、ADR0)作為系統(tǒng)中各時鐘的基本信號，與行采樣使能SAMPLE_EN邏輯與后，得到傳感器移位時鐘CIS1_CLK，A／D采樣時鐘S1_CLK2，A／D轉(zhuǎn)換輸出時鐘AD1_CLK，RAM地址時鐘ADR0_CLK和RAM寫時鐘WR_CLK信號，這些時鐘信號只有在輸入有效數(shù)據(jù)時使能，這樣可避免讀人干擾數(shù)據(jù)，還可降低系統(tǒng)功耗。在DIV_N中僅采用一個計數(shù)信號對CLOCK上升沿計數(shù)，計數(shù)狀態(tài)下，根據(jù)所需波形輸出特定向量，共用一個計數(shù)信號實(shí)現(xiàn)不同倍率分頻，嚴(yán)格保證信號之間的相位關(guān)系。

對管信號N2和碼盤輸出脈沖信號MCLK，在電平跳變的前后產(chǎn)生的毛刺可采用數(shù)字可重觸發(fā)器FILTER_16濾除。CLK為同步時鐘；當(dāng)輸入信號Vin_L為低電平時，Vout為高電平，并對內(nèi)部計數(shù)器同步置數(shù)15；當(dāng)輸入信號Vin_L為高電平時，計數(shù)器由計數(shù)值15對CLK上升沿遞減計數(shù)，計數(shù)至0時，Vout在下一個CLK上升沿輸出低電平；CL對Vout和內(nèi)部計數(shù)器異步清零，初始化。Vout信號可用于濾除負(fù)脈沖Vin_L的毛刺，Vout的下降沿相對于Vin_L的上升沿有16個CLK時鐘延時。