視頻信號數(shù)字化光纖傳輸實(shí)驗(yàn)裝置的研制
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2．3．2 同步分離部分
全電視信號中除了圖像信號外，還包含復(fù)合同步信號：由行、場和色副載波等組成；這些同步信號與圖象、聲音信號按照一定規(guī)格的國際制式編制標(biāo)準(zhǔn)構(gòu)成，使得整個視頻信號完整協(xié)調(diào)統(tǒng)一。所以在進(jìn)行傳輸處理視頻信號時，要對其中的同步信號實(shí)施技術(shù)分離，以便相應(yīng)控制處理，具體電路采用LM1881集成芯片實(shí)現(xiàn)。該芯片可從全電視信號中提取與分離出：行和場、后延同步、奇偶場的圖像信息。圖像的復(fù)合視頻信號直接由系統(tǒng)的相關(guān)設(shè)備提供，芯片的BACK PORCH管腳在視頻信號消隱期間產(chǎn)生后延脈沖，該腳接到A／D轉(zhuǎn)換器AD9280的CLAMP端口即19腳，使A／D轉(zhuǎn)換器在信號的消隱期間處于鉗位工作模式，可將消隱電平鉗位在0電平的位置，從而使得采集處理信號時能夠正確得把握各個信號間的時序關(guān)系和邏輯關(guān)系，完成同步信號分離的功能。本文引用地址：http://m.butianyuan.cn/article/165897.htm
分離電路采用美國國家半導(dǎo)體器件公司出品的集成LM1881來實(shí)現(xiàn)，電路如圖3所示。
2．3．3 A／D轉(zhuǎn)換部分
模數(shù)轉(zhuǎn)換電路同樣采用美國模擬器件公司出品的集成AD9280來實(shí)現(xiàn)，其工作時鐘頻率設(shè)定為32MHZ，由FPGA提供。信號由AIN管腳輸入，D0～D7輸出轉(zhuǎn)換后的8位二進(jìn)制數(shù)據(jù)。STBY和THREE-STATE腳接地，以保證芯片正常工作。CLAPMIN接地，把消隱電平鉗位為0電平，其電路如圖4所示。
2．4 信號發(fā)送部分
由FPGA處理后的數(shù)據(jù)要通過光纖發(fā)送，不需先將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再將串行數(shù)據(jù)轉(zhuǎn)換為光信號。
2．4．1 并／串轉(zhuǎn)換
電路采用串化器DS92LV1023集成芯片實(shí)現(xiàn)，電路如圖5所示，其對應(yīng)接收端由解串器DS92LV1224集成芯片完成。DS92LV1023可以將10位并行數(shù)據(jù)轉(zhuǎn)換為串行差分?jǐn)?shù)據(jù)流，該差分?jǐn)?shù)據(jù)流可以由DS92LV1224還原為10位的并行數(shù)據(jù)。這一組芯片內(nèi)部有鎖相環(huán)，可以為數(shù)據(jù)輸出自己匹配時鐘。串化器LV1023參考時鐘選為32MHz，數(shù)據(jù)在該時鐘頻率下輸入，其芯片內(nèi)部匹配產(chǎn)生數(shù)據(jù)輸出時鐘，每一個10位并行數(shù)據(jù)轉(zhuǎn)換為12位串行數(shù)據(jù)，其中多出一個起始位和一個終止位，所以有效頻率為320 M。解串器的參考時鐘定為16MHz，以滿足數(shù)據(jù)傳輸需求。
由于視頻信號是實(shí)時不斷的，所產(chǎn)生的數(shù)據(jù)流連續(xù)進(jìn)行，所以電路不能設(shè)置進(jìn)入高阻態(tài)或省電模式，因此LV1023的DEN和PWRDN都置高電位。
串行數(shù)據(jù)的準(zhǔn)確傳輸需妥串化器和解串器同步，該組芯片有2種同步方式：
1)快速同步 串化器LV1023發(fā)送一組同步信號，由連續(xù)是6個“1”和6個“0”組成，發(fā)送同步信號是由SYNC1和SYNC2控制的，當(dāng)SYNC1或SYNC2置高電平持續(xù)時間超過6個時鐘周期時，則開始連續(xù)發(fā)送同步信號，當(dāng)解串器LV1224接收到同步信號后便開始試圖鎖定時鐘信號，鎖定完成之前LOCK保持高電平，鎖定完成后LOCK跳變?yōu)榈碗娖健?/span>
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