AM-OLED顯示驅(qū)動(dòng)芯片中內(nèi)置SRAM的設(shè)計(jì)
加入技術(shù)交流群
2 SRAM電路的低功耗設(shè)計(jì)
嵌入式SRAM的功耗大致分為動(dòng)態(tài)功耗和靜態(tài)功耗。對(duì)應(yīng)到SRAM的具體模塊上，其功耗主要消耗在譯碼器、字線驅(qū)動(dòng)、位線預(yù)充、靈敏放大器以及靜態(tài)漏電流上。譯碼器可以用與非門邏輯來代替?zhèn)蜰MOS邏輯設(shè)計(jì)以降低功耗，由于本電路結(jié)構(gòu)沒有靈敏放大器電路，因而無需考慮其功耗。下面主要就動(dòng)態(tài)功耗進(jìn)行優(yōu)化。
SRAM電路的動(dòng)態(tài)功耗計(jì)算公式如下：
式中，iactive為工作單元的等效電流；ileak為不工作單元的漏電流；CDE為每個(gè)譯碼器的輸出節(jié)點(diǎn)電容；VINT為內(nèi)部電源電壓；iDC為讀操作消耗的直流電流；△t為直流電流的激活時(shí)間；CPT為CMOS邏輯電路和外圍電路的總電容；IDCP為外圍電路的靜態(tài)電流。本文分別從降低位線寄生電容及其電壓擺幅來降低SRAM的整體功耗。
2．1 降低寄生電容
降低寄生電容可采用位線劃分技術(shù)(DBL)和字線劃分技術(shù)(DWL)，即將位線和字線劃分成多級(jí)，以降低位線寄生電容和字線寄生電容，這樣即可降低讀寫功耗，也能提高數(shù)據(jù)的讀寫速度，進(jìn)一步提高SRAM的整體性能。圖2所示是一個(gè)大小為320x240x18位的SRAM存儲(chǔ)陣列的整體結(jié)構(gòu)。該結(jié)構(gòu)將240x18列分成4塊，每塊包含60x18位數(shù)據(jù)；320行則分成左右兩級(jí)，每級(jí)含160行。這樣就把整個(gè)陣列分成了8個(gè)小模塊，每塊大小為160x60x18位，這樣就使得字線電容降到了原來的1／4。位線電容則降為原來的1／2。本文引用地址：http://m.butianyuan.cn/article/166194.htm
2．2 降低位線電壓擺幅
由于傳統(tǒng)結(jié)構(gòu)中，整個(gè)讀寫過程的預(yù)充電路都會(huì)對(duì)兩條位線進(jìn)行預(yù)充電，故會(huì)造成功耗的浪費(fèi)。而讀電路是采用單邊輸出，位線上的電壓擺幅則必須采用全擺幅形式，因此，只能通過降低寫操作時(shí)的電壓擺幅來降低功耗。
評(píng)論