基于BF561的智能視頻監(jiān)控儀的設(shè)計(jì)

傳統(tǒng)的監(jiān)控系統(tǒng)需要安保人員實(shí)時(shí)監(jiān)控畫面或事后回放視頻記錄進(jìn)行人工分析，不但成本高，而且效率低。目前很多視頻監(jiān)控系統(tǒng)也只是做到了網(wǎng)絡(luò)化，而且由于受網(wǎng)絡(luò)帶寬的限制，造成數(shù)據(jù)的延遲或丟失，也給監(jiān)控系統(tǒng)帶來很大的風(fēng)險(xiǎn)。針對(duì)以上問題，本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于BF561的智能視頻監(jiān)控儀，可以與現(xiàn)有的監(jiān)控系統(tǒng)實(shí)現(xiàn)無縫連接，實(shí)現(xiàn)目標(biāo)的自動(dòng)監(jiān)控與跟蹤，有效地提高了監(jiān)控效率。
1系統(tǒng)硬件框架結(jié)構(gòu)
　由于在實(shí)時(shí)視頻處理系統(tǒng)中，底層算法的數(shù)據(jù)量大，運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，對(duì)速度有很高的要求。而高層處理算法控制結(jié)構(gòu)復(fù)雜，數(shù)據(jù)量較底層算法少，故本文采用FPGA+DSP的結(jié)構(gòu), 其系統(tǒng)的硬件框架如圖1所示。本設(shè)計(jì)采用ADI公司的嵌入式多媒體處理器BF561(BlackFin561)作為算法處理和控制核心，采用EP3C25F324C8對(duì)圖像進(jìn)行預(yù)處理和圖像的背景提取等算法。BF561擁有2個(gè)600 MHz的DSP內(nèi)核,每個(gè)內(nèi)核提供兩套乘法器和ALU，有專門的視頻處理硬件單元和視頻處理指令,具有豐富的DMA通道和大容量高速的SRAM。BF561采用MSA結(jié)構(gòu)，可作為RISC處理器使用，也可以作為DSP使用[1]。

1.1視頻采集和輸出模塊
本文采用解碼芯片SAA7111將攝像頭輸出的PAL制信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。SAA7111是飛利浦公司推出的9位視頻解碼器，提供6路模擬輸入和2個(gè)增強(qiáng)型的模數(shù)轉(zhuǎn)換器。通過配置SAA7111將PAL制式的模擬基帶信號(hào)轉(zhuǎn)化為ITU-R BT656的4:2:2格式的YUV信號(hào)，并將其送入FPGA中進(jìn)行預(yù)處理。經(jīng)過預(yù)處理后的圖像數(shù)據(jù)再由FPGA重新打包成BT656格式的數(shù)據(jù)送入到BF561的PPI口。具體連接圖如圖2所示。圖中，VPD[0..7]是數(shù)據(jù)輸出管腳與FPGA相連，時(shí)鐘同步信號(hào)BF561采用MDMA的方式將原始圖像信號(hào)存入SDRAM中，供視頻跟蹤算法使用。視頻輸出模塊采用飛利浦公司視頻編碼芯片SAA7105將輸出信號(hào)轉(zhuǎn)化為PAL制式的CVBS信號(hào)。標(biāo)準(zhǔn)的YUV數(shù)據(jù)從FPGA的引腳輸出，送到SAA7105的數(shù)據(jù)管腳上，場(chǎng)、水平和垂直同步信號(hào)分別接到FPGA的控制引腳上。SAA7105的參數(shù)配置都是通過FPGA產(chǎn)生I²C總線來實(shí)現(xiàn)的。

1.2 存儲(chǔ)模塊
BF561的片上存儲(chǔ)器分為兩個(gè)部分:每個(gè)內(nèi)核各使用100 KB的專用、高速L1存儲(chǔ)器和128 KB的大容量共享L2存儲(chǔ)器。本系統(tǒng)通過EBIU接口外擴(kuò)了SDRAM和Flash兩種存儲(chǔ)器。選取2片MT48L32M16A2來構(gòu)成SDRAM存儲(chǔ)器，μClinux操作系統(tǒng)的映像、圖像處理數(shù)據(jù)和圖像處理中間結(jié)果可存儲(chǔ)在SDRAM中。系統(tǒng)擴(kuò)展了64 MB的Flash,選用S29GL064M90T芯片存放操作系統(tǒng)的Bootloader和內(nèi)核程序。
1.3 外圍接口模塊
外圍接口模塊包括串口接口、以太網(wǎng)接口和部分通用接口等。本文主要用到串口接口和以太網(wǎng)接口。串口接口的功能是控制云臺(tái)運(yùn)動(dòng)，使運(yùn)動(dòng)目標(biāo)隨時(shí)在視場(chǎng)范圍內(nèi)，本文選用MAX488芯片實(shí)現(xiàn)BF561內(nèi)的UART接口的電平轉(zhuǎn)換；網(wǎng)絡(luò)接口的功能是通過系統(tǒng)的嵌入式Web服務(wù)器，實(shí)現(xiàn)智能監(jiān)控儀的遠(yuǎn)程配置、傳遞監(jiān)控參數(shù)等，采用DM9000即可滿足系統(tǒng)需要。
1.4 DSP雙核以及FPGA之間的通信
在本系統(tǒng)中，涉及到BF561兩個(gè)核之間的通信以及BF561與FPGA之間的通信。FPGA給DSP提供圖像數(shù)據(jù)和經(jīng)過背景提取之后的二值化圖像數(shù)據(jù)，DSP將繪制的波門數(shù)據(jù)傳輸?shù)紽PGA，F(xiàn)PGA將波門疊加到原始圖像后送給SAA7105H顯示。常見的雙核通信主要采用中斷、輪詢兩種通信方式[2]。中斷是利用2個(gè)核的中斷機(jī)制來實(shí)現(xiàn)FPGA與DSP之間的通信；輪詢是通過在雙核的共享寄存器里設(shè)置一些信號(hào)量，供雙核通信與訪問?？紤]到本系統(tǒng)的應(yīng)用條件，本文采用輪詢的通信方式，將信號(hào)量定義存放在L2空間。DSP的異步存儲(chǔ)器的地址空間映射到FPGA,通過FPGA操作數(shù)據(jù)線和地址線，即可完成FPGA與DSP之間的數(shù)據(jù)交互。
2 軟件算法實(shí)現(xiàn)
　在本設(shè)計(jì)中，A核運(yùn)行μClinux操作系統(tǒng)，B核運(yùn)行視頻監(jiān)控算法。μClinux操作系統(tǒng)主要實(shí)現(xiàn)以太網(wǎng)芯片DM9000的驅(qū)動(dòng)、Flash的驅(qū)動(dòng)、嵌入式Web服務(wù)器BOA的實(shí)現(xiàn)和B核的驅(qū)動(dòng)程序。
2.1 算法
　本文實(shí)現(xiàn)的智能視頻分析儀主要用在視頻監(jiān)控中，智能視頻監(jiān)控的核心內(nèi)容之一是對(duì)特定目標(biāo)進(jìn)行自動(dòng)跟蹤。目標(biāo)跟蹤分為運(yùn)動(dòng)目標(biāo)檢測(cè)、行為識(shí)別和目標(biāo)跟蹤3個(gè)主要步驟。
　運(yùn)動(dòng)目標(biāo)檢測(cè)是從圖像序列中將變化區(qū)域從背景圖像中提取出來，本文采用目前最常用的運(yùn)動(dòng)檢測(cè)算法即背景消除法。此部分算法主要在FPGA中實(shí)現(xiàn)，采用基于改進(jìn)的自適應(yīng)混合高斯模型的背景建模方法[3]來得到背景圖像。為了節(jié)省存儲(chǔ)空間和提高運(yùn)算速度，在背景建模時(shí)，將YUV信號(hào)轉(zhuǎn)化為圖像的灰度值。通過高斯建模得到背景圖像B及原始圖像A后,為了克服樹枝擾動(dòng)、陽光反射等干擾，采用如下策略進(jìn)行處理：