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LVDS技術(shù)在數(shù)字視頻傳輸系統(tǒng)中的應(yīng)用

作者: 時(shí)間:2010-09-07 來源:網(wǎng)絡(luò) 收藏


1.2.1 串行/解串器
串行器和解串器采用18位高性能串行/解串器DS92LV18,其主要性能特點(diǎn):時(shí)鐘頻率15~66 MHz,可支持0.27~1.188 Gb/s的有效載荷;收發(fā)一體設(shè)計(jì),內(nèi)置發(fā)射/接收數(shù)字鎖相環(huán),提供幀同步、幀檢測(cè)、時(shí)鐘恢復(fù)功能;具有“即插即用”的同步操作能力,帶電插接時(shí)無需系統(tǒng)干預(yù)。DS92LV18在系統(tǒng)的發(fā)送單元中主要是將數(shù)字圖像數(shù)據(jù)、時(shí)鐘和同步等信號(hào)由并行轉(zhuǎn)為串行的LVDS信號(hào),在接收單元中主要將串行的LVDS信號(hào)數(shù)據(jù)解串恢復(fù)成并行的圖像數(shù)據(jù)、時(shí)鐘和同步信號(hào)。圖3為DS92LVl8的結(jié)構(gòu)簡圖。


DS92LVl8的引腳配置如下:
DIN[0:17]:18位并行LVTTL/LVCOMS輸入數(shù)據(jù)信號(hào);
TCLK:編碼時(shí)鐘,當(dāng)編碼器工作時(shí),該時(shí)鐘信號(hào)經(jīng)編碼鎖相環(huán)20倍頻后將DIN[0:17]和TCLK編碼成20位串行數(shù)據(jù)信號(hào),以LVDS標(biāo)準(zhǔn)電平信號(hào)從D0+和DO-輸出,應(yīng)用中要求與解碼時(shí)鐘REFCLK同頻率,2個(gè)時(shí)鐘頻率偏差不能超過5%;
SYNC:編碼器工作控制信號(hào),當(dāng)編碼器和解碼器工作時(shí),置低電平;
TPWDN、DEN:編碼器工作控制信號(hào),當(dāng)編碼器工作時(shí),置高電平;當(dāng)解碼器工作時(shí),置低電平;
RPWDN、REN:解碼器工作控制信號(hào),當(dāng)解碼器工作時(shí),置高電平:當(dāng)編碼器工作時(shí),置低電平;
RIN+、RIN-:解碼器輸入串行LVDS信號(hào);



關(guān)鍵詞: 編解碼器

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