高清晰度數(shù)字電視傳輸系統(tǒng)設(shè)計與實現(xiàn)

DMB-T系統(tǒng)中是在時域插入序列，利用信道的沖擊響應(yīng)來進(jìn)行信道估計，對數(shù)據(jù)傳輸率的影響為7%。高斯噪聲和時變信道對本信道估計算法的影響并不大，而且由于在開發(fā)設(shè)計過程中對算法進(jìn)行了較多的優(yōu)化與改進(jìn)，所以本系統(tǒng)在抗多徑干擾方面具有突出的性能，對移動接收環(huán)境尤其適用。對系統(tǒng)參數(shù)的仿真結(jié)果如圖4所示。

3 系統(tǒng)同步性能仿真

為了評估系統(tǒng)的同步性能，設(shè)計了專門的同步電路，包括transmitter、Code acquisition、STR、AFC、FFT和Channel Estimation等部分，完整地實現(xiàn)了系統(tǒng)同步功能。仿真的交互式界面如圖5所示。

圖5中的Time ms 域示出的是實際系統(tǒng)運行的時間與仿真時間不同，下面各域表示頻率偏移、時間偏移以及設(shè)計系統(tǒng)同步電路估計出來的頻偏和時偏，在捕獲同步序列后Code Acquisition Lock″域由紅變綠，右半部分的域表示了信道估計之前和之后對應(yīng)的星座圖。從仿真可以得到整個碼同步捕獲時間僅僅需要5ms 這比同類系統(tǒng)的同步時間大大縮短，且時偏和頻偏的糾正都達(dá)到了設(shè)計要求。
在DMB-T中同時利用了時域和頻域的信息進(jìn)。
采樣時鐘同步，利用擴(kuò)頻偽隨機(jī)PN序列進(jìn)行載波同步，信號的捕獲時間縮短為5ms，并在20ms以內(nèi)就能夠完成時域和頻域糾正，系統(tǒng)實現(xiàn)同步。

4 設(shè)計實現(xiàn)的流程

以往的設(shè)計流程中沒有系統(tǒng)級仿真這一步，通常是在硬件完成以后才能進(jìn)行修改和優(yōu)化，而在系統(tǒng)級這個層次上進(jìn)行的算法優(yōu)化和參數(shù)調(diào)整不僅成本低，而且效率也很高。通過不斷調(diào)整系統(tǒng)參數(shù)和改進(jìn)相關(guān)算法得到最優(yōu)性能和理論上的最優(yōu)參數(shù)。從前面可以看出，采用SPW軟件進(jìn)行系統(tǒng)級設(shè)計與仿真可以讓設(shè)計者把主要的精力放在系統(tǒng)的算法實現(xiàn)及優(yōu)化上，而不必過多地考慮具體硬件實現(xiàn)。

當(dāng)這些系統(tǒng)級仿真都全部完成以后，如圖1的流程圖所示，采用Cadence公司的硬件設(shè)計系統(tǒng)HDS、Verilog仿真軟件Verilog-XL和NC-Verilog、SPW和Verilog協(xié)同仿真軟件等把SPW中的系統(tǒng)級設(shè)計轉(zhuǎn)換為RTL級的Verilog硬件描述語言，用FPGA實現(xiàn)、PCB布板進(jìn)行驗證。對FPGA實現(xiàn)的原型樣機(jī)進(jìn)行實地測試以后，可以把完整的設(shè)計做成專用集成電路ASIC。