嵌入式大屏幕LED顯示屏的設(shè)計(jì)與實(shí)現(xiàn)

摘　要:鑒于傳統(tǒng)的LED顯示規(guī)模小、可靠性差、需要上位機(jī)實(shí)時(shí)控制的問(wèn)題,提出一種基于FPGA和2片SRAM的嵌入式大屏幕LED顯示的方法,其顯示規(guī)模達(dá)到512×512點(diǎn)陣列,并且可以在完全不需要上位機(jī)控制的情況下實(shí)時(shí)獨(dú)立的工作。本設(shè)計(jì)已經(jīng)實(shí)際使用在現(xiàn)場(chǎng)廠房中,能夠較好地對(duì)廠房中的生產(chǎn)情況進(jìn)行實(shí)時(shí)顯示。著重討論該系統(tǒng)最底層的硬件連接及相應(yīng)的軟件設(shè)計(jì),并給出其軟、硬件實(shí)現(xiàn)。

關(guān)鍵詞:嵌入式;LED大屏幕;設(shè)計(jì)優(yōu)化;FPGA

1 引　言

LED顯示屏的應(yīng)用已經(jīng)比較普遍,而且隨著應(yīng)用的普及,更多新式的LED顯示屏會(huì)應(yīng)用在更多的場(chǎng)合,所以研究嵌入式大屏幕點(diǎn)陣LED的顯示很有實(shí)際意義。

但是現(xiàn)在市場(chǎng)上的多種LED顯示屏在顯示性能上良莠不齊,并且大多需要上位機(jī)對(duì)顯示過(guò)程進(jìn)行實(shí)時(shí)控制。本文提出一種優(yōu)化的高性能高可靠性的嵌入式大屏幕LED顯示系統(tǒng),只需要用1片F(xiàn)PGA和2片SRAM就可以實(shí)現(xiàn)大屏幕LED顯示的驅(qū)動(dòng)和內(nèi)容更換,可以說(shuō)其性能已經(jīng)大有改善。本設(shè)計(jì)可以應(yīng)對(duì)多種大屏幕顯示的場(chǎng)合。

2 系統(tǒng)硬件設(shè)計(jì)與實(shí)現(xiàn)

硬件連接的方式多種并且靈活,其連接方式直接影響到顯示的性能。下面給出的硬件連接方式是最優(yōu)的方式,能夠達(dá)到高性能的顯示,并且使軟件編寫變得簡(jiǎn)單。

每個(gè)8×8的LED點(diǎn)陣塊稱為最小模塊。每16個(gè)8×8的LED點(diǎn)陣塊為一個(gè)基模塊,一個(gè)基模塊橫向有8個(gè),縱向有2個(gè)最小模塊,如圖1所示。圖中每個(gè)小方格代表一個(gè)最小模塊。

每個(gè)最小模塊控制信號(hào)為8個(gè)行信號(hào)H1～H8和8個(gè)數(shù)據(jù)信號(hào)R1～R8。行信號(hào)接一個(gè)38譯碼器74HC138的輸出,他的輸入為HangQ[2..0];而列信號(hào)給具體這一行的數(shù)據(jù)信號(hào)接的是一個(gè)74HC595的輸出,如圖2所示。

在掃描顯示中,首先上半屏的8組控制信號(hào)的時(shí)鐘脈沖信號(hào)有效,并且在這個(gè)過(guò)程中,8組控制信號(hào)的數(shù)據(jù)信號(hào)R有效,所以就可以先將上半屏的8個(gè)單獨(dú)顯示模塊中的最小模塊的某一行灌滿數(shù)據(jù)。然后用同樣的方法將下半屏的8個(gè)單獨(dú)顯示模塊中的最小模塊的某一行灌滿數(shù)據(jù),當(dāng)然上半屏和下半屏灌滿的都是最小模塊的相同的一行。最后數(shù)據(jù)鎖存信號(hào)和行鎖存信號(hào)有效,使其顯示。在這個(gè)過(guò)程中要注意的是數(shù)據(jù)信號(hào)R,因?yàn)橐@示整屏的數(shù)據(jù),在軟件編寫的過(guò)程中要將某個(gè)位置顯示的數(shù)據(jù)準(zhǔn)確的顯示在該位置,就要從內(nèi)存中準(zhǔn)確的取出這個(gè)數(shù)據(jù)。

每一幀顯示的數(shù)據(jù)大小為32768B,對(duì)于2塊RAM交替工作的情況是完全符合要求的。并且SRAM的存取速度快,換幀的時(shí)候也能夠很好地顯示出預(yù)期的數(shù)據(jù)。程序中用一個(gè)RAM選擇模塊,用來(lái)選擇某個(gè)時(shí)間是讀出哪一塊RAM,還是寫入哪一塊RAM。

FPGA與存儲(chǔ)器聯(lián)接的信號(hào)為am1A[16..0], Ram1D[7..0], Ram1Rd, Ram1 Wr; Ram2A[16..0], Ram2D[7..0], Ram2Rd, Ram2Wr。當(dāng)FPGA從Ram1取出數(shù)據(jù)進(jìn)行顯示時(shí),其中有關(guān)Ram1的信號(hào)就有效;同時(shí)就給Ram2寫數(shù)據(jù)。程序中還用到4個(gè)內(nèi)部變量Rt[7..0][7..0],Gt[7..0][7..0],Rs[7..0][7..0]和Gs[7..0][7..0]分別代表4個(gè)數(shù)組,每個(gè)數(shù)組里有8個(gè)字節(jié)。

程序中用到1個(gè)全局時(shí)鐘clk,他用來(lái)驅(qū)動(dòng)1個(gè)內(nèi)部全局信號(hào)counter_temp,他是1個(gè)15位的矢量。TSCK和TNsck信號(hào)將8個(gè)clk時(shí)鐘周期作為他們的1個(gè)時(shí)鐘周期,也就是說(shuō)8個(gè)clk時(shí)間送出1位數(shù)據(jù)。FPGA讀RAM的時(shí)序?yàn)?首先地址信號(hào)出現(xiàn)在RamxA[16..0]上,然后RamxRd,RamxWr分別置為低電平和高電平,經(jīng)過(guò)12～15ns,讀出的數(shù)據(jù)就會(huì)出現(xiàn)在RamxD[7..0]上以便FPGA讀這個(gè)數(shù)來(lái)顯示。

FPGA寫Ram的時(shí)序是外部MPU信號(hào)控制,首先地址信號(hào)出現(xiàn)在Ram2A[16..0]上,然后RamRd, RamWr分別置為高電平和低電平,寫的數(shù)據(jù)出現(xiàn)在Ram2D[7..0]上。經(jīng)過(guò)很短的時(shí)間,數(shù)據(jù)就寫入了。

程序設(shè)定FPGA中的Ram1D和Ram2D為雙向口,可寫可讀。在內(nèi)部要設(shè)相應(yīng)的緩沖器。因?yàn)閷慠AM是MPU寫給RAM,MPU要指明寫的地址和數(shù)據(jù),所以在程序中要有地址和數(shù)據(jù)輸入口。實(shí)際設(shè)計(jì)中為了減少FP2GA的端口,設(shè)計(jì)成低地址和數(shù)據(jù)復(fù)用線AD[7..0],用一個(gè)信號(hào)ALE選擇;當(dāng)其為低電平時(shí),AD[7..0]有效的數(shù)據(jù)是地址,為高電平時(shí)為要寫入RAM中的數(shù)據(jù)。

靜態(tài)圖像顯示過(guò)程中為了使眼睛看上去不閃爍,就要使一幀圖像在一秒內(nèi)至少顯示50次,即使一幀圖像在最多20ms顯示完。要達(dá)到這個(gè)要求,就要使一個(gè)最小模塊的8行在最多20ms內(nèi)完成一個(gè)循環(huán)顯示。因?yàn)槭巧习肫僚c下半屏分開傳輸數(shù)據(jù),所以要求在最多1.25ms內(nèi)傳完半屏數(shù)據(jù),時(shí)鐘周期需要在0.6μs以下,而選用的FPGA的時(shí)鐘頻率可以達(dá)到50MHz以上,完全符合顯示的要求。

4 結(jié)　語(yǔ)

硬件連接和軟件設(shè)計(jì)是融為一體的,在最初系統(tǒng)的整體規(guī)劃中,就是要兼顧兩者。本設(shè)計(jì)從硬件連接到最后的軟件實(shí)現(xiàn),都是優(yōu)化以后的結(jié)果。所以按照本設(shè)計(jì)中的硬件連接情況而設(shè)計(jì)的軟件,只需要一片2萬(wàn)門的FPGA就可以實(shí)現(xiàn)如此大規(guī)模的點(diǎn)陣顯示,并且本設(shè)計(jì)的LED顯示屏,畫面非常清晰穩(wěn)定,并且在換幀的過(guò)程中能夠做到流暢自如,看不出停滯。