基于FPGA的四階IIR數字濾波器

摘要：采用FPGA實現(xiàn)四階IIR數字濾波器，通過兩個二階節(jié)級聯(lián)構成數字橢圓低通濾波器。通帶內波紋小于0.1dB，阻帶衰減大于32dB。

常用的數字濾波器有ＦＩＲ數字濾波器和ＩＩＲ數字濾波器。ＦＩＲ數字濾波器具有精確的線性相位特性，在信號處理方面應用極為廣泛，而且可以采用事先設計調試好的ＦＩＲ數字濾波器ＩＰ Ｃｏｒｅ來完成設計，例如Ａｌｔｅｒａ公司提供的針對Ａｌｔｅｒａ系列可編程器件的ＭｅｇａＣｏｒｅ，但是需要向Ａｌｔｅｒａ公司購買或申請試用版。另外，對于相同的設計指標，ＦＩＲ濾波器所要求的階數比ＩＩＲ濾波器高５～１０倍，成本較高，而且信號的延遲也較大。ＩＩＲ濾波器所要求的階數不僅比ＦＩＲ濾波器低，而且可以利用模擬濾波器的設計成果，設計工作量相對較小，采用ＦＰＧＡ實現(xiàn)的ＩＩＲ濾波器同樣具有多種優(yōu)越性。

ＩＩＲ濾波器主要有巴特沃斯濾波器、切比雪夫濾波器和橢圓濾波器幾種。給出了以上三種濾波器實現(xiàn)同樣性能指標所需的階數及阻帶衰減的比較，如表１所示。

表1 三種濾波器的性能比較

由表１可見，橢圓濾波器給出的設計階數比前兩種低，而且頻率特性較好，過渡帶較窄，但是橢圓濾波器在通帶上的非線性相位響應最明顯。本系統(tǒng)選用橢圓函數濾波器進行設計。

１ 原理分析

數字濾波器實際上是一個采用有限精度算法實現(xiàn)的線性非時變離散系統(tǒng)，它的設計步驟為：首先根據實際需要確定其性能指標，再求得系統(tǒng)函數Ｈ（ｚ），最后采用有限精度算法實現(xiàn)。

根據需要，本系統(tǒng)的設計指標為：模擬信號采樣頻率為２ＭＨｚ，每周期最少采樣２０點，即模擬信號的通帶邊緣頻率為ｆｐ＝１００ｋＨｚ，阻帶邊緣頻率ｆｓ＝１ＭＨｚ，通帶波動Ｒｐ不大于０．１ｄＢ（通帶誤差不大于５％），阻帶衰減Ａｓ不小于３２ｄＢ。換算為數字域指標為：Ｗｐ＝０．１π，Ｗｓ＝０．２π，Ｒｐ＝０．１ｄＢ，Ａｓ＝３２ｄＢ。系統(tǒng)函數Ｈ（ｚ）的計算采用Ｍａｔｌａｂ軟件比較方便，其中有兩個現(xiàn)成的函數可以使用：ｅｌｌｉｐｏｒｄ（ｗｐ／ｐｉ，ｗｓ／ｐｉ，Ｒｐ，Ａｓ）函數用來計算數字橢圓濾波器的階次Ｎ和３ｄＢ截止頻率ｗｎ，而ｅｌｌｉｐ（Ｎ，Ｒｐ，Ａｓ，ｗｎ）函數可以求得直接型橢圓ＩＩＲ濾波器的各個系數。通過調用以上兩個函數計算得到的系統(tǒng)函數Ｈ（ｚ）為：

這是一個四階ＩＩＲ系統(tǒng)，Ｍａｔｌａｂ計算出該系統(tǒng)的頻率響應如圖１所示，可見滿足設計要求。

如果采用直接型結構實現(xiàn)，需用的乘法器和延遲單元相對較多，而且分子和分母的系數相差較大，需要較多的二進制位數才能實現(xiàn)相應的精度要求。

如果采用二階節(jié)級聯(lián)實現(xiàn)，一來各基本節(jié)的零點、極點可以很方便地單獨進行調整，二來可以降低對二進制數位數的要求。給出了一個直接型結構轉為級聯(lián)型結構的ｄｉｒ２ｃａｓ．ｍ文件，利用該函數求得系統(tǒng)函數的級聯(lián)表達形式為：

Ｈ（ｚ）＝Ｈ１（ｚ）×Ｈ２（ｚ）＝（0.11-0.1041z -1+0.11z -2）/(1-1.58z -1+0.6469z -2)×(0.2464-0.426z -1+0.2464z -2)/(1-1.7753z -1+0.892z -2)

由上式可以看出，每個二階節(jié)的分子、分母系數差異減少了。值得注意的是，在分配二階節(jié)的增益時，要保證每個節(jié)不會發(fā)生運算溢出，可以先用Ｍａｔｌａｂ軟件分析計算來合理安排各節(jié)的增益。經過計算，本文采用第一級分配０.１１，第二級分配０.２４６４,可以保證在要求的輸入范圍，沒有數據溢出發(fā)生。

２ 系統(tǒng)實現(xiàn)

將第一個二階節(jié)的系統(tǒng)函數表示為差分方程:

ｙ１(ｎ)＝ａ０ｘ(ｎ)－ａ１ｘ(ｎ－１)＋ａ２ｘ(ｎ)＋ｂ０ｙ(ｎ－１)－ｂ１ｙ(ｎ－２)

＝０．１１ｘ(ｎ)－０.１０４１ｘ(ｎ－１)＋０．１１ｘ(ｎ)＋１.５８ｙ(ｎ－１)－０.６４６９ｙ(ｎ－２)

可以看出，一個二階節(jié)的實現(xiàn)需要五次乘法運算、四次加法運算（采用二進制補碼將減法運算變?yōu)榧臃ㄟ\算）。兩個二階節(jié)共需要十次乘法運算。雖然現(xiàn)在已有上千萬門的ＦＰＧＡ產品可供選用，但是一般應用時全部采用硬件陣列乘法器畢竟不太合適，而如果采用串行乘法器進行分時復用，其工作速度也不太理想。

本文采用一個折中的方法實現(xiàn)，即乘加單元（ＭＡＣ）的乘法器采用陣列乘法器，而不使用串行乘法器，以提高運算速度。需要注意的是，ＭＡＸ＋ｐｌｕｓⅡ的ＬＰＭ庫中乘法運算為無符號數的陣列乘法，所以使用時需要先將兩個補碼乘數轉換為無符號數相乘后，再將乘積轉換為補碼乘積輸出。每個二階節(jié)完成一次運算共需要６個時鐘周期，而且需采用各自獨立的ＭＡＣ實現(xiàn)兩級流水線結構，即每個數據經過兩個二階節(jié)輸出只需要６個時鐘周期。

２．１ 系統(tǒng)原理框圖

系統(tǒng)原理框圖如圖２所示，模擬信號經過ＴＬＣ５５１０轉換為００Ｈ～ＦＦＨ的二進制數后，送入四階ＩＩＲ低通濾波器，處理后輸出１０位二進制數送ＡＤ７５２０得到雙極性的模擬電壓輸出。

圖3 四階IIR濾波器的頂層原理圖

２．２ 頂層ＩＩＲ模塊

頂層ＩＩＲ模塊如圖３所示。主要由一個時序控制模塊ＩＩＲＣ、兩個ＩＩＲ二階節(jié)模塊（ＩＩＲ１和ＩＩＲ２）構成。ＩＩＲ模塊設計為１０位二進制補碼輸入，最高位ａｄ９為補碼符號位，次高位ａｄ８用于防止運算時的溢出?？梢娫摚桑桑夷K實際可以輸入９位二進制補碼數，但ＴＬＣ５５１０的輸出數據為８位，輸入到ＩＩＲ模塊時，將ａｄ９和ａｄ８引腳均接地，即輸入為正極性電壓。

ｃｌｒ輸入端為異步清零端，高電平有效。當輸入時鐘ｃｌｋ為１２ＭＨｚ時，ＩＩＲ模塊產生一個頻率為２ＭＨｚ的ｃｌｋ＿ａｄ輸出時鐘提供給ＴＬＣ５５１０。輸出數據ｄｏｕｔ為１０位二進制補碼。ＩＩＲ１和ＩＩＲ２模塊構成級聯(lián)結構。

２．３ ＩＩＲ１和ＩＩＲ２模塊

ＩＩＲ１、ＩＩＲ２模塊主要由兩個模塊構成，一個是數據移位模塊，在ＣＬＫ＿Ｒ時鐘作用下將差分方程的各ｘ、ｙ值延遲一個時鐘；另一個模塊是補碼乘加單元，用ＶＨＤＬ語言編寫，兩個乘數先取補后再進行陣列乘法，在ＣＬＫ＿Ｂ時鐘控制下完成一次乘加運算，乘積取補后輸出，共需要６個時鐘。

差分方程的各系數如表２所示，采用１０位定點純小數補碼表示。

表2 二階差分方程的系數

系 數
a0
a1
a2
b0
b1

IIR1
01CH
3E6H
01CH
194H
35BH

IIR2
03FH
393H
03FH
1C6H
31CH

另外?熏模塊中的五個系數定義為常數，以節(jié)省硬件資源，并且采用０舍１入法進行數據處理，盡量提高數據運算精度。ＶＨＤＬ程序如下：

ｅｎｔｉｔｙ ｓｍｕｌｔａｄｄ１ ｉｓ

ｐｏｒｔ (ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ: ｉｎ ｓｔｄ＿ｌｏｇｉｃ:

ｘ０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);

ｙｏｕｔ: ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０));

ｅｎｄ ｓｍｕｌｔａｄｄ１;

ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｓｍｕｌｔａｄｄ１ ｉｓ

ｓｉｇｎａｌ ｔａｎ,ｔｂｎ,ｔｐ２ｎ:ｓｔｄ＿ｌｏｇｉｃ;

ｓｉｇｎａｌ ｃｎｔ: ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔａ,ｔｂ,ｔａａ,ｔｂｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(８ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｍｐａ,ｔｍｐｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(１８ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｐｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ,２２ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｙｔｍｐ,ｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２３ ｄｏｗｎｔｏ ０);

ｃｏｎｓｔａｎｔ ａ０:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０:＝“０００００１１１００”

（其余常數說明略）

ｂｅｇｉｎ

ｔｐ２ｎ＜＝ｔａｎ ｘｏｒ ｔｂｎ;－－求補后送陣列乘法器

ｔａａ＜＝ｎｏｔ ｔａ ＋‘１’ ｗｈｅｎ (ｔａｎ＝‘１’) ｅｌｓｅ ｔａ;

ｔｂｂ＜＝ｎｏｔ ｔｂ ＋‘１’ ｗｈｅｎ (ｔｂｎ＝‘１’) ｅｌｓｅ ｔｂ;

ｔｐｐ＜＝‘１’＆‘１’＆‘１’＆‘１’＆ ｎｏｔ ｔｐ ＋‘１’ ｗｈｅｎ(ｔｐ２ｎ＝‘１’) ｅｌｓｅ ｔｐ;

ｔｍｐａ＜＝ａ０ ｗｈｅｎ ｃｎｔ＝０ ｅｌｓｅ

ａ１ ｗｈｅｎ ｃｎｔ＝１ ｅｌｓｅ

ａ２ ｗｈｅｎ ｃｎｔ＝２ ｅｌｓｅ

ｂ０ ｗｈｅｎ ｃｎｔ＝３ ｅｌｓｅ

ｂ１ ｗｈｅｎ ｃｎｔ＝４ ｅｌｓｅ (ｏｔｈｅｒｓ＝＞‘０’);

ｔｍｐｂ＜＝ｘ０ ｗｈｅｎ ｃｎｔ＝０ ｅｌｓｅ

ｘ１ ｗｈｅｎ ｃｎｔ＝１ ｅｌｓｅ

ｘ２ ｗｈｅｎ ｃｎｔ＝２ ｅｌｓｅ

ｙ０ ｗｈｅｎ ｃｎｔ＝３ ｅｌｓｅ

ｙ１ ｗｈｅｎ ｃｎｔ＝４ ｅｌｓｅ (ｏｔｈｅｒｓ＝＞‘０’);

ｔａ＜＝ｔｍｐａ(８ ｄｏｗｎｔｏ ０);ｔｂ＜＝ｔｍｐｂ(８ ｄｏｗｎｔｏ ０);