基于FPGA高速實時數(shù)據(jù)傳輸系統(tǒng)設(shè)計方案

3．3 24bit/16bit數(shù)據(jù)轉(zhuǎn)換器的設(shè)計 [5] [6]
片外高速數(shù)據(jù)傳輸芯片為 16位輸入數(shù)據(jù)總線 [4]，而由 fpga內(nèi)部讀緩沖區(qū)讀出的是 24位并行數(shù)據(jù)，因此需要將 24bit數(shù)據(jù)轉(zhuǎn)換成 16bit數(shù)據(jù)再輸出。考慮到傳送 12個 16bit數(shù)據(jù)可以等效為 8個 24bit數(shù)據(jù)，故將數(shù)據(jù)輸出時鐘 Dclk用一個 0~11的計數(shù)器進(jìn)行計數(shù)，然后取其中的 8個連續(xù)時鐘讀取 24bit數(shù)據(jù)，這樣就解決了 16bit數(shù)據(jù)和 24bit數(shù)據(jù)在傳輸上時鐘不匹配的問題。讀取的 24bit數(shù)據(jù)隨后被分成兩個 12bit數(shù)據(jù)依次裝入 16個 12bit移位寄存器中，再由 Dclk一位一位打出并拼裝成 16bit數(shù)據(jù)，發(fā)送給幀同步產(chǎn)生及高速傳輸芯片控制器進(jìn)行碼頭加載，將自己編寫的 16bit數(shù)據(jù)頭校驗碼以及其他一組信息碼插入數(shù)據(jù)流中輸出給高速數(shù)據(jù)傳輸芯片，完成整個數(shù)據(jù)轉(zhuǎn)換和發(fā)送過程。
4．實際測試結(jié)果

用 TLK1501[4]高速數(shù)據(jù)傳輸芯片集成的數(shù)據(jù)接收端口接收其發(fā)送端傳輸?shù)母咚俅袛?shù)據(jù)流，在芯片內(nèi)部自解碼之后再恢復(fù)成 16bit數(shù)據(jù)傳給 fpga，通過比對發(fā)送數(shù)據(jù)和接收數(shù)據(jù)的一致性就可以對邏輯設(shè)計、時序等方面進(jìn)行驗證，以保證設(shè)計正確。在實際測試時，用一組設(shè)計好的 24bitDVI數(shù)據(jù)取代實際傳輸?shù)南袼匦盘?，而其他同步信號則仍為實際 DVI同步信號，這樣做的目的就是可以對發(fā)送數(shù)據(jù)進(jìn)行控制，方便與接收數(shù)據(jù)進(jìn)行比對，設(shè)計的發(fā)送數(shù)據(jù)為一串依次加“1”的規(guī)律 24bit數(shù)，因此如果接收回的數(shù)據(jù)信號仍為依次加 “1”的 24bit數(shù)，則說明邏輯設(shè)計和時序方面沒有問題，設(shè)計方案可以用于實際操作中。

圖四上為發(fā)送數(shù)據(jù)波形圖，圖六下為接收數(shù)據(jù)波形圖。由圖中對比可以看出，接收數(shù)據(jù)同發(fā)送數(shù)據(jù)均為依次加“1”的 24bit數(shù)據(jù)，實際測試結(jié)果證實整個高速實時數(shù)據(jù)傳輸系統(tǒng)設(shè)計滿足設(shè)計要求，可以用于實際操作中。
5．結(jié)語
本系統(tǒng)在實際測試中，發(fā)送端數(shù)據(jù)時鐘為 40MHz，由于高速數(shù)據(jù)傳輸芯片――TLK1501[4]可以傳輸 20倍頻的串行數(shù)據(jù)流，因此實際在信道中傳輸?shù)臄?shù)據(jù)速度可以達(dá)到 800MHz，如此高的傳輸速度可以滿足一般情況下的工程要求，而且本系統(tǒng)由于所選片外存儲器的容量和操作速度上限制，沒能將 TLK1501高速傳輸?shù)奶攸c充分發(fā)揮出來，相信在系統(tǒng)改進(jìn)之后，傳輸速度達(dá)到 1G甚至更高的實時數(shù)據(jù)應(yīng)該可以實現(xiàn)！
本文作者創(chuàng)新點：提出了一種片外 sram地址空間轉(zhuǎn)換模式，將一維的存儲空間抽象為二維存儲，可以使視頻象素點與存儲空間一一對應(yīng)；提出了一種 24bit/16bit轉(zhuǎn)換模塊設(shè)計方式。