基于cyclone EP1C6的LED大屏設計方案

目前采用的LED大屏幕顯示系統(tǒng)的控制電路，大多由單個或多個CPU及復雜的外圍電路組成，這種電路設計，單片機編程比較復雜，整個電路的調(diào)試比較麻煩，可靠性和實時性很難得到保證。針對這種情況，介紹一種基于cyclone EP1C6的LED大屏幕設計方案,該設計方案無須外掛FLASH ROM和RAM，無須任何外部功能電路，所有功能均由一片cyclone EP1C6和一片單片機SPCE061A來實現(xiàn)，具有數(shù)據(jù)處理速度快、可靠性高的特點。其中FPGA內(nèi)部雙口RAM的運用，為不同總線間的數(shù)據(jù)通信提供了一個新的解決方案。　
1 系統(tǒng)結(jié)構及功能概述
設計對象是一塊具有192×128個紅色LED點陣的電子屏。整塊電子屏是模塊化的結(jié)構，每4個16×16的點陣塊為一個單元，共3×8個這樣的單元。屏上要求連續(xù)顯示5屏內(nèi)容，且每屏具有上下左右移動等動畫效果，實際應用中主控制室距離電子屏約為200米。結(jié)合設計對象的要求和大屏幕設計的特點，系統(tǒng)結(jié)構框圖如圖1所示。

LED大屏設計系統(tǒng)由三個主要單元組成：上位機圖象/文字編輯與發(fā)送部分單元、主控板單元、LED電子屏。系統(tǒng)上位機由一臺PC機來控制，主要是編輯、發(fā)送圖象/文字信息到主控板，而主控板對這些數(shù)據(jù)進行處理后發(fā)送到大屏幕上顯示出來。
2 系統(tǒng)硬件設計
系統(tǒng)硬件設計主要是對主控板的設計，主控板的主要功能包括：數(shù)據(jù)通訊、數(shù)據(jù)存儲、數(shù)據(jù)處理、掃描控制等。傳統(tǒng)LED大屏設計由作為數(shù)據(jù)存儲器的FLASH ROM和數(shù)據(jù)處理緩存器的RAM、CPU和可編程邏輯器件FPGA/CPLD、作為數(shù)據(jù)掃描緩沖區(qū)的RAM組成，其結(jié)構如圖2所示。

傳統(tǒng)主控板硬件設計需要較多的外圍器件（有的設計中還不止一個CPU和CPLD），不僅硬件結(jié)構和連線復雜，而且設計成本較高。此外，由于LED大屏幕數(shù)據(jù)量很大，各個分立存儲器之間、單片機與FPGA/CPLD之前數(shù)據(jù)實時可靠的傳輸也是一個問題。為解決這些問題，主控板硬件電路的設計選用一片凌陽單片機SPCE061A和一片F(xiàn)PGA cyclone EP1C6，其結(jié)構框圖如圖3所示。

2.1 cyclone EP1C6和SPCE061A簡介
cyclone EP1C6是Altera推出的一款高性價比FPGA，工作電壓3.3V，內(nèi)核電壓1.5V。采用0.13μm工藝技術，全銅SRAM工藝，其密度為5980個邏輯單元，包含20個128×36位的RAM塊（M4K模塊），總的RAM空間達到92160位。內(nèi)嵌2個鎖相環(huán)電路和一個用于連接SDRAM的特定雙數(shù)據(jù)率接口，工作頻率高達200MHz[3]。
SPCE061A是凌陽科技推出的一款16位微控制器，內(nèi)嵌32K字FLASH和2K字SRAM，并集成了ICE仿真電路接口p通用I/O端口p定時器/計數(shù)器p中斷控制pCPU時鐘p模數(shù)轉(zhuǎn)換器A/DpDAC輸出p通用異步串行輸入輸出接口、串行輸入輸出接口p低電壓檢測/低電壓復位p看門狗等功能。CPU最高可工作在49MHz的主頻下，較高的處理速度使SPCE061A能夠非常容易、快速地處理復雜的數(shù)字信號[1]。
2.2主控板結(jié)構及功能