基于CPLD與單片機(jī)的雙向通信控制器設(shè)計(jì)
在傳統(tǒng)的控制系統(tǒng)中,人們常常采用單片機(jī)作為控制核心。但這種方法硬件連線復(fù)雜,可靠性差,且單片機(jī)的端口數(shù)目、內(nèi)部定時(shí)器和中斷源的個(gè)數(shù)都有限,在實(shí)際應(yīng)用中往往需要外加擴(kuò)展芯片。這無(wú)疑對(duì)系統(tǒng)的設(shè)計(jì)帶來(lái)諸多不便。
本文引用地址:http://m.butianyuan.cn/article/170852.htm現(xiàn)在有很多系統(tǒng)采用可編程邏輯器件CPLD作為控制核心。它與傳統(tǒng)設(shè)計(jì)相比較,不僅簡(jiǎn)化了接口和控制,提高了系統(tǒng)的整體性能及工作可靠性,也為系統(tǒng)集成創(chuàng)造了條件。但可編程邏輯器件的D觸發(fā)器資源非常有限,而且可編程邏輯器件在控制時(shí)序方面不如單片機(jī)那樣方便,很多不熟悉的應(yīng)用者往往感到應(yīng)用起來(lái)非常的困難。利用可編程邏輯器件和單片機(jī)構(gòu)成的雙向通信控制器克服了兩者的缺點(diǎn),且把二者的長(zhǎng)處最大限度地發(fā)揮出來(lái)。
1.1 單片機(jī)到可編程邏輯器件的串行通信
單片機(jī)到CPLD的串行通信接口電路是利用VHDL語(yǔ)言在CPLD中設(shè)計(jì)一個(gè)串行輸入并行輸出的八位移位寄存器,其端口與單片機(jī)的P1.4~P1.7相連,如圖1所示。CS為單片機(jī)選信號(hào),當(dāng)其為低時(shí)使能八位寄存器;當(dāng)DCLOCK信號(hào)的上升沿到達(dá)clk端口時(shí),八位移位寄存器就會(huì)將單片機(jī)輸出到cxin的一位數(shù)據(jù)移入;當(dāng)單片機(jī)A寄存器中的八位數(shù)據(jù)欲傳送給CPLD時(shí),就在P1.6連續(xù)產(chǎn)生八次上升沿,單片機(jī)便順次地將A中的數(shù)據(jù)移到cxin,八次后A中的數(shù)據(jù)段就會(huì)出現(xiàn)在CPLD的cxout中。
其VHDL源程序如下:
entity cuanxing is
port (clk,cxin,cs:in std_logic;
cxout:out std_logic_vector(7 downto 0));
end;
architecture rtl of cuanxing is
signal shift:std_logic_vector(7 downto 0) ;八位暫存變量并行輸出
begin
process(clk)
begin
if(cs=‘0’)then
shift =(others=>‘0’);若未被選中,輸出全零
elsif(clk‘event and clk=’1‘)then ;若上升沿到達(dá)clk時(shí),被選中。
shift(7 downto 1)=shift(6 downto 0) ;八位數(shù)據(jù)前移一位
shift(0)=cxin;最低位由cxin輸入
end if;
end process;
cxout=shift;將八位變量送至端口
end rtl;
與之相對(duì)應(yīng)的單片機(jī)控制子程序如下(待發(fā)數(shù)據(jù)存放在A中):
CS EQU P1.4
EN EQU P1.5
DCLOCK EQU P1.6
DOUT EQU P1.7
CONV:PUSH 07H
MOV R7,#8 ;將移位個(gè)數(shù)8存入R7
CLR DCLOCK
SETB CS ;選中移位寄存器
CLR EN
CLR C
JXL:RLC A ;左移一位,將待發(fā)數(shù)據(jù)送至CY
MOV DOUT,C ;送至端口
ACALL YS1MS
SETB DCLOCK ;給一個(gè)上升沿,將數(shù)據(jù)移入移位寄存器
ACALL YS1MS
CLR DCLOCK
DJNZ R7,JXL ;若未到8次則傳送下一位
SETB EN ;八位命令字全部移入,給EN一個(gè)上升沿,使CPLD執(zhí)行相應(yīng)操作
ACALL YS1MS
POP 07H
RET
伺服電機(jī)相關(guān)文章:伺服電機(jī)工作原理
評(píng)論