基于ARM的高精度數(shù)據(jù)采集系統(tǒng)設(shè)計

3 抗干擾設(shè)計

A／D轉(zhuǎn)換過程中，會遇到被采集信號小而干擾噪聲強的情況，干擾有來自器件溫度變化、接觸電阻、引線電感、接地和電源等。因此，在整個數(shù)據(jù)采集系統(tǒng)設(shè)計中，要特別注意抗干擾的設(shè)計，根據(jù)具體的采集系統(tǒng)，本方案中主要考慮了以下幾方面：

(1)合理設(shè)計印制板：根據(jù)硬件功能進行模塊化布局，數(shù)字部分和模擬部分要分開，使用多層板，電源層和地層相互獨立，電源線和地線要相對加粗；合理走線，避免信號線與高頻線近距離平行走線。

(2)電源設(shè)計方面：在設(shè)計每個芯片的供電電路時，在每個芯片的電源附近并聯(lián)去耦電容和旁路電容。

去耦電容為芯片提供局域化的直流，旁路電容可以消除高頻輻射噪聲和抑制高頻干擾。

(3)接地方面：模擬地和數(shù)字地應(yīng)嚴格分開，最后單點共地。共地點選擇在ADC芯片管腳所需電流最大的位置，這樣可以使大電流對地回流最近，以避免對模擬電路的干擾，提高系統(tǒng)的采集精度。模擬地和數(shù)字地可以通過磁珠連接，由于磁珠的高頻阻抗大，而直流電阻為零，能夠濾除高頻電流減少地線上的高頻噪聲。

(4)防止空間電磁輻射對系統(tǒng)的干擾：由金屬材料做成屏蔽罩，將器件屏蔽起來，并將屏蔽罩妥善接地。

4 數(shù)據(jù)采集的時序控制

對該A／D芯片CLK的要求為小于5 MHz即可，本方案結(jié)合ARM的處理能力，選用1 MHz的時鐘，A／D芯片每20個時鐘周期完成一次轉(zhuǎn)換，采集率為50kHz。時鐘信號CLK可以一直輸出。CLK為上升沿觸發(fā)。芯片上電后，首先進行復(fù)位操作，將置為低電平并保持寬度50ns以上，之后一直將RST置為高電平。，平時一直為高電平，當(dāng)需要采集的時候，將同時置為低電平，并將保持時間為50 ns到半個時鐘周期的寬度，之后信號恢復(fù)到高電平。此時完成輸入端信號的鎖存。經(jīng)過20個時鐘周期后，4個通道都已完成模／數(shù)轉(zhuǎn)換，并把轉(zhuǎn)換結(jié)果放在輸出端對應(yīng)的寄存器內(nèi)。下一步要做的就是把寄存器內(nèi)的數(shù)依次取出，讀進單片機里。將置為低電平，將置為低電平，并將AO，A1，A2同時置為0，0，0，之后經(jīng)過40 ns后，通道1的數(shù)據(jù)便放到了16位數(shù)據(jù)總線上。單片機可以進行讀取。的寬度可以和時鐘一樣，當(dāng)變?yōu)楦唠娖綍r，單片機讀取16位數(shù)據(jù)總線上1通道的轉(zhuǎn)換結(jié)果。隨后變?yōu)榈碗娖剑0，A1，A2同時置為0、0、1，之后經(jīng)過40 ns后，通道2的數(shù)據(jù)便放到了16位數(shù)據(jù)總線上，隨后在為高電平時將數(shù)據(jù)總線上的2通道的數(shù)據(jù)讀走。然后依次時序繼續(xù)讀取通道3和通道4的數(shù)據(jù)。4個通道的時序都讀取結(jié)束后，將置為高電平，將置為高電平。工作時序圖如圖7所示。

5 結(jié)語

本系統(tǒng)設(shè)計以低功耗、小尺寸、低成本和高精度為目標。介紹系統(tǒng)時鐘電路設(shè)計、ADC單元設(shè)計、電源設(shè)計、抗干擾設(shè)計及數(shù)據(jù)采集的控制時序設(shè)計。設(shè)計的難點在于高精度并行A／D采集模塊與ARM芯片的通信及時序控制問題。調(diào)試結(jié)果表明該方案工作性能強，體積小，成本低，非常適用于小型化、低成本的數(shù)據(jù)采集領(lǐng)域。